的光刻胶层 为掩膜刻蚀所述覆盖基片200,已形成所述开口 210。上述工艺为本领域的成熟工艺，在此 不再赘述。
[0050] 之后，在所述覆盖基片200的开口 210内形成金属插塞。所述金属插塞的形成工 艺具体包括：
[0051] 参考图6所示，先在所述开口 210中形成一层电隔离层211。所述电隔离层211的 厚度为1000~3000人。
[0052] 本实施例中，所述电隔离层211可选为TEOS (正硅酸乙酯）层、氧化硅层等，其形 成工艺为CVD (化学气相沉积）工艺；或是可采用热氧化工艺，在所述开口 210的侧壁以及 底部形成一层氧化硅层。所述电隔离层211层形成工艺为现有技术，在此不再赘述。
[0053] 参考图7所示，之后，再向所述开口 210内填充满金属材料，以形成金属插塞220。
[0054] 本实施例中，所采用的金属材料为铜，其与测试垫120的材料相同，从而便于后续 所述测试垫120和金属插塞键联。
[0055] 本实施例中，向开口 210内填充金属材料的工艺包括：可先采用诸如PVD (物理气 相沉积）工艺先在所述电隔离层211上方形成一层铜晶籽层，之后，采用电镀工艺在所述铜 晶籽层基础上形成铜材料层，以填满所述开口 210,并在之后采用CMP (化学机械抛光法） 工艺使得所述铜材料层的表面与所述覆盖基片200的下表面202齐平，从而形成金属插塞 220。
[0056] 参考图8所示，在形成所述金属插塞220后，继续刻蚀所述覆盖基片200的下表面 202,在所述覆盖基片200内形成空腔230。
[0057] 所述空腔230的形成工艺包括，先在所述覆盖基片200的下表面202上覆盖光刻 胶层，之后经曝光、显影等工艺，图案化所述光刻胶层；并以图案化后的光刻胶层为掩膜刻 蚀所述覆盖基片200的下表面202,从而在所述覆盖基片200内形成所述空腔230。具体过 程为本领域的成熟工艺，在此不再赘述。
[0058] 之后，参考图9所示，在形成所述空腔230后，将所述覆盖基片200覆盖在所述半 导体衬底100上。所述覆盖基片200的下表面202与所述半导体衬底100的上表面贴合， 所述MEMS芯片110放置于所述空腔230内，且使所述金属插塞220与所述测试垫120固定 连接。
[0059] 本实施例中，所述金属插塞220与所述测试垫120固定连接的工艺为键联工艺，具 体过程包括：
[0060] 将所述覆盖基片200覆盖在所述半导体衬底100上后，使得所述覆盖基片200内 的金属插塞220表面与半导体衬底100上的测试垫120的表面相贴合，调节反应腔中的温 度为350±50°C，压力为40±20KN，保持所述金属插塞220和测试垫120接触10~40min (分钟)。在该过程中，测试垫120与金属插塞220中的铜发生原子迁移，从而实现测试垫120 和金属插塞220键联。
[0061] 接着参考图10所示，研磨所述覆盖基片200的上表面201，直至露出所述金属插塞 220。
[0062] 本实施例中，所述研磨的方法可选为CMP工艺，具体的可以采用0.2~4ym/s的 步进速度，1000~3000转/min垫转速研磨所述覆盖基片200。
[0063] 之后，在所述半导体衬底100以及覆盖基片200上方，采用CVD等工艺沉积介质层 (图中未显示)，以包裹所述覆盖基片200，采用CMP等工艺研磨介质层，使得所述介质层的表 面与所述覆盖基片200的上表面齐平。
[0064] 本实施还提供采用上述半导体的形成方法所制得的半导体器件。其具体结构参考 图10所示,包括：
[0065] 半导体衬底100,所述半导体衬底100的上表面（即，半导体衬底的第一表面)具有 兀器件110,所述半导体衬底100内具有表面暴露于半导体衬底100上表面的测试垫120。 所述元器件110与测试垫120之间非接触，且通过所述半导体衬底100内的互连线电连接。
[0066] 覆盖于所述半导体衬底100上方的覆盖基片200,所述覆盖基片200的下表面（即， 覆盖基片的第二表面)与所述半导体衬底100的上表面（即。半导体衬底的第一表面)贴合； 其中，在所述覆盖基片200内形成有空腔230,所述元器件110位于所述空腔230内；
[0067] 在所述覆盖基片200内形成有贯穿所述覆盖基片上表面（即，覆盖基片的第一表 面）和下表面（即，覆盖基片的第二表面）的金属插塞220,所述金属插塞220与所述测试垫 120固定连接。
[0068] 本实施例中，所述金属插塞220的深度为200 ± 50 μ m，宽度为20 ± 10 μ m。
[0069] 所述金属插塞200包括金属材料和电隔离层211 (参考图6所示)。所述电隔离层 211包裹住所述金属材料，且位于所述金属材料和覆盖基片200之间。
[0070] 本实施例中，所述电隔离层211的厚度为1000~3000人，材料可选为TEOS或是 氧化娃层介电材料。
[0071] 本实施例中，所述金属插塞220中的金属材料和测试垫120的均可选为铜。
[0072] 所述半导体器件还包括覆盖于所述半导体衬底100上方的介质层（图中未显示)， 所述介质层包裹住所述覆盖基片200周边，且介质层上表面和所述覆盖基片200的上表面 齐平。
[0073] 在所述半导体器件的测试过程中，贯穿所述覆盖基片200上、下表面的金属插塞 220直接连接外部的测试仪器，以实现半导体器件的电性测试。相比于现有采用测试针卡的 测试工序，其不仅避免了重新打开半导体器件，露出测试垫等繁琐工序，而且避免了测试针 卡损坏等缺陷。其大大提高了半导体器件电性测试的便捷度以及测试工序的成功率，以提 高半导体器件测试的效率。
[0074] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【主权项】
1. 一种半导体器件的形成方法，其特征在于，包括： 提供半导体衬底，所述半导体衬底的第一表面具有元器件，所述半导体衬底内具有表 面暴露于半导体衬底第一表面的测试垫，所述元器件与测试垫之间非接触，且通过所述半 导体衬底内的互连线将所述元器件和测试垫电连接； 提供覆盖基片，刻蚀所述覆盖基片的第二表面，在所述覆盖基片内形成开口； 向所述开口内填充满金属材料，形成金属插塞； 刻蚀所述覆盖基片的第二表面，在所述覆盖基片内形成空腔，； 将所述半导体衬底的第一表面与所述覆盖基片的第二表面贴合，使所述半导体衬底上 的元器件位于所述空腔内，且使所述半导体衬底内的测试垫与所述金属插塞固定连接； 研磨所述覆盖基片的第一表面，直至露出所述金属插塞，所述覆盖基片的第一表面与 覆盖基片的第二表面位置相对。
2. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述开口的深度为 200 ± 50 μ m，孔径为 20 ± 10 μ m。
3. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述测试垫的材料为铜， 所述金属材料为铜。
4. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述测试垫与所述金属 插塞固定连接的方法为键联工艺，所述键联工艺包括： 在350±50°C的温度下，40±20KN的压力下，保持金属插塞和测试垫接触10~40min。
5. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述金属插塞的形成过 程包括：在所述开口的侧壁以及底部形成电隔离层，之后向所述开口内填充满金属材料，以 形成所述金属插塞。
6. 如权利要求5所述的半导体器件的形成方法，其特征在于，所述电隔离层的厚度为 1000 ~3000 A。
7. -种半导体器件，其特征在于，包括： 半导体衬底，所述半导体衬底的第一表面具有元器件，所述半导体衬底内具有表面暴 露于半导体衬底第一表面的测试垫，所述元器件与测试垫之间非接触，且所述元器件与测 试垫通过所述半导体衬底内的互连线电连接； 覆盖于所述半导体衬底的第一表面上的覆盖基片，所述覆盖基片的第二表面与所述半 导体衬底的第一表面贴合，其中，在所述覆盖基片内开设有空腔，所述半导体衬底上的元器 件位于所述空腔内； 在所述覆盖基片内形成有贯穿所述覆盖基片的第二表面和覆盖基片的第一表面的金 属插塞，所述金属插塞与所述测试垫固定连接，所述覆盖基片的第一表面和覆盖基片的第 二表面位置相对。
8. 如权利要求7所述的半导体器件，其特征在于，所述金属插塞的深度为200±50 μ m， 宽度为20± 10 μ m。
9. 如权利要求7所述的半导体器件，其特征在于，所述金属插塞包括金属材料以及电 隔离层，所述电隔离层位于所述金属材料和覆盖基片之间。
10. 如权利要求9所述的半导体器件，其特征在于，所述电隔离层的厚度为1000~ 3000 A。
11.如权利要求9所述的半导体器件，其特征在于，所述金属插塞中的金属材料为铜， 所述测试垫的材料为铜。
【专利摘要】一种半导体器件及其形成方法。其中，半导体器件形成方法中，刻蚀覆盖基片的第二表面，形成用于容纳凸起于半导体衬底第一表面的元器件的空腔，以及用于形成金属插塞的开口，之后在所述开口内填充板金属材料，形成金属插塞后，将所述覆盖基片覆盖在半导体衬底第一表面，使得半导体衬底上的元器件位于所述空腔内，而所述覆盖基片内的金属插塞与半导体衬底上的测试垫固定连接。之后研磨覆盖基片的第一表面露出所述金属插塞。在形成的半导体器件的电性能测试工序中，直接通过所述金属插塞连接元器件以及外部的测试仪器，完成对元器件的电性能测试工序，从而简化半导体器件的电性能测试工序，并提高半导体器件的电性能测试工序进行的成功率。
【IPC分类】B81C1-00, B81B7-00
【公开号】CN104671187
【申请号】CN201310617894
【发明人】骆凯玲, 郭亮良, 刘煊杰
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年6月3日
【申请日】2013年11月27日