一种mems工艺中的刻蚀方法
【技术领域】
[0001]本发明涉及半导体制造领域，特别涉及一种MEMS工艺中的刻蚀方法。
【背景技术】
[0002]在MEMS(Micro Electromechanical System,微电子机械系统)器件的制造工艺中，经常会通过多次刻蚀来形成所需的结构，而在后次刻蚀中，会对前次刻蚀形成的结构造成损坏，影响器件的性能。
[0003]在悬桥工艺中，需要通过刻蚀进行释放，获得悬桥结构，通常先利用各向异性刻蚀形成独立的相邻的沟槽和桥体，而后在利用各向同性刻蚀将相邻的沟槽连通，从而将桥体释放，获得悬桥结构，然后，在连通沟槽的刻蚀中，会对前次刻蚀形成的桥体造成损伤。
[0004]在MEMS工艺中，经常需要同时刻蚀不同深宽比的结构，大尺寸或大深宽比的结构先完成刻蚀，由于缺口效应(notching effect/footing effect),先完成刻蚀的结构会在后续刻蚀中受到损伤。
[0005]目前，也有提出对刻蚀结构进行保护的方法，但需要在不同设备间转换，通过多个不同的工艺步骤实现，集成度低，效率低，费用高。
【发明内容】
[0006]本发明的目的旨在至少解决上述技术缺陷之一，提供一种MEMS工艺中进行原位保护的刻蚀方法。
[0007]为此，本发明提供了如下技术方案:
[0008]一种MEMS工艺中的刻蚀方法，包括:
[0009]提供衬底；
[0010]在所述衬底上形成掩膜层；
[0011]采用等离子体刻蚀的方法，刻蚀衬底以形成沟槽；
[0012]采用等离子气体进行钝化，在沟槽的表面上形成聚合物的钝化层；
[0013]采用等离子体刻蚀的方法，去除沟槽底面上的钝化层；
[0014]继续刻蚀衬底；
[0015]去除钝化层以及掩膜层。
[0016]可选的，所述沟槽形成在衬底的半导体层中，继续刻蚀后，沟槽的底部连通。
[0017]可选的，所述衬底为复合绝缘层的半导体衬底，在衬底的半导体层中具有空腔；在形成掩膜层后的步骤为:
[0018]采用等离子体刻蚀的方法，刻蚀衬底以形成第一沟槽和第二沟槽，其中，第二沟槽位于空腔之上，第一沟槽的宽度大于第二沟槽，第一沟槽暴露衬底的绝缘层；
[0019]采用等离子气体进行钝化，在沟槽的表面上形成聚合物的钝化层；
[0020]采用等离子体刻蚀的方法，去除第二沟槽底面上的钝化层；
[0021]继续刻蚀衬底的半导体层，直至暴露空腔；
[0022]去除钝化层以及掩膜层。
[0023]可选的，采用各向同性刻蚀继续刻蚀衬底。
[0024]可选的，采用C4F8等离子气体进行钝化，在沟槽的表面上形成CxFy聚合物的钝化层。
[0025]可选的，采用等离子体刻蚀的方法，去除沟槽底面上的钝化层，其中，刻蚀气体为SF6/CF4/02/Ar的组合气体。
[0026]本发明实施例提供的刻蚀方法，采用等离子体刻蚀的方法刻蚀衬底，而后进行等离子的聚合物钝化层的保护，继而完成后续刻蚀，可以在等离子体刻蚀的设备中完成首次刻蚀以及原位的钝化层的保护，工艺简单，集成度高且效率高。
【附图说明】
[0027]本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:
[0028]图1为根据本发明实施例的刻蚀方法的流程示意图；
[0029]图2-图7示出了根据本发明第一实施例的刻蚀方法的截面示意图；
[0030]图8-13示出了根据本发明第二实施例的刻蚀方法的截面示意图。
【具体实施方式】
[0031]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0032]正如【背景技术】的描述，在MEMS工艺中，对通过多次刻蚀来形成所需的结构的刻蚀工艺中，后次刻蚀会对前次刻蚀形成的结构造成损坏，对此，本发明提出了一种MEMS工艺中的刻蚀方法，如图1所示，包括:
[0033]提供衬底；
[0034]在所述衬底上形成掩膜层；
[0035]采用等离子体刻蚀的方法，刻蚀衬底以形成沟槽；
[0036]采用等离子气体进行钝化，在沟槽的表面上形成聚合物的钝化层；
[0037]采用等离子体刻蚀的方法，去除沟槽底面上的钝化层；
[0038]继续刻蚀衬底；
[0039]去除钝化层以及掩膜层。
[0040]在本发明的刻蚀方法中，采用等离子体刻蚀的方法刻蚀衬底，而后进行等离子的聚合物钝化层的保护，继而完成后续刻蚀，可以在等离子体刻蚀的设备中完成首次刻蚀以及原位的钝化层的保护，工艺简单，集成度高且效率高。
[0041]为了更好的理解本发明，以下将结合流程图和本发明实施例的示意图对本发明实施例的形成方法进行详细的描述。
[0042]实施例一
[0043]在本实施例中，为MEMS工艺中通过两次刻蚀释放桥体的刻蚀方法。
[0044]在步骤SlOl，提供衬底100，参考图2所示。
[0045]在本发明的实施例中，所述衬底100可以包括任何的半导体层的衬底，例如单晶硅、多晶硅、非晶硅、锗、硅锗、碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其他化合物半导体，所述衬底100还可以为叠层半导体结构，例如Si/SiGe、绝缘体上娃(SOI)或绝缘体上娃锗(SGOI)。此处仅为示例,本发明并不限于此。本实施例中，所述衬底100为硅衬底。
[0046]在步骤S102，在所述衬底100上形成掩膜层102，如图2所示。
[0047]在本实施例中，所述掩膜层102为硬掩膜,如二氧化娃掩膜层,该掩膜层具有刻蚀图案。在其他实施例中，所述掩膜层还可以为其他材料的掩膜，如氮化硅或光刻胶等。
[0048]在步骤S103，采用等离子体刻蚀的方法，刻蚀衬底100以形成沟槽104，如图3所
/Jn ο
[0049]在本实施例中，可以采用ICP (感应f禹合等离子体,Inductively Coupled Plasma)进行刻蚀，刻蚀气体为HBr/02 (或HBr/Cl2/02)，刻蚀一定时间后停止刻蚀，这样，在衬底中形成沟槽104。在本实施例中，相邻的沟槽之间为桥体103。在其他实施例中，还可以采用其他的等离子体刻蚀的方法，如BOSCH工艺，进行第一次刻蚀。
[0050]在步骤S104，采用等离子气体进行钝化，在沟槽的表面上形成聚合物的钝化层106,如图4所示。
[0051]在本实施例中，采用C4F8等离子气体进行钝化，在沟槽的表面上形成CxFy聚合物的钝化层。由于采用等离子气体进行钝化工艺，这样，在完成沟槽刻蚀之后，无需转换设备，原位即可实现钝化层的形成。
[0052]在步骤S105，采用等离子体刻蚀的方法，去除沟槽104底面上的钝化层106，参考图5所示。
[0053]在本实施例中，等离子体刻蚀时的刻蚀气体为SF6/CF4/02/Ar的组合气体，刻蚀后，