一种检测电容容值变化的方法与流程

本发明涉及电容容值检测技术，特别是一种检测电容容值变化的方法，有利于通过简单检测电路确定或判断电容容值的缓慢变化或给出电容容值缓慢变化的变化量信号，降低电容检测所用的充电电流精度要求，节省电容变化信息的存储器件。

背景技术：

在监控领域经常需要对缓慢变化进行信号检测，例如环境变化，涉及传感器电容的应用，也就是说需要对传感器电容容值的缓慢变化进行检测。通常的方案主要有两类，一类是通过对电容充电/放电，对应转换为时钟信号后，再用时钟信号，分别对电路内部的两个确定的电容进行充电/放电，然后在通过高精度的比较器，比较两个电容的充电最高的电压值，从而确定待测电容容值变化与否。本发明人认为，此方法的缺点是：1.待测电容变化非常缓慢，检测的时间就需要比较长的时间才能体现出变化差值，这样在规定时间内检测这个变化，相对就需要更高的检测精度。2.需要长时间对电路内部电容进行充电，而且还需要两个高度匹配的电容，电容容值要满足需求，成本非常高。3.还有因为不确定电容变化的方向，所以高精度比较器，也需要至少2个，才能完成比较。4.同时对电路内部电容充电的偏置电流，需要高度匹配，否则比较的数值先天就存在差值，会造成检测偏差。另一种检测方法是，通过对电容充电/放电后，对应将电容两端压差转换为时钟信号，电路内部对该时钟信号，分别进行两个时间段的计数，然后比较两个计数器的数值，从而确定电容变化。本发明人认为，此方法的缺点，就是成本较大，需要两个计数器，同时为满足缓慢变化，所以这两个计数器的存储深度都需要非常大，才能完成存储电容变化的信息。另外，因为计数器的位数较大，从而比较数值偏差时，需要的电路也就更多了，所以总的来说，就是成本过大。

技术实现要素：

本发明针对现有技术中存在的缺陷或不足，提供一种检测电容容值变化的方法，有利于通过简单检测电路确定或判断电容容值的缓慢变化或给出电容容值缓慢变化的变化量信号，降低电容检测所用的充电电流精度要求，节省电容变化信息的存储器件。

本发明技术方案如下：

一种检测电容容值变化的方法，其特征在于，包括利用对待测电容充/放电，将待测电容的容值变化转换为待测时钟信号的频率变化，然后对所述待测时钟信号做差分时序检测，以确定或判断所述待测电容的容值变化。

所述待测电容具有电容正端和电容负端，所述电容正端和电容负端通过控制开关连接，所述电容正端分别连接电流源和比较器的正向输入端，所述电流源连接电压输入端，所述比较器的负向输入端连接电路内部基准电压端，所述比较器的输出端连接第一逻辑电路输入端，第一逻辑电路输出端连接待测时钟信号节点，所述待测时钟信号节点连接所述控制开关的控制端，所述电容负端连接接地端。

所述待测时钟信号节点将待测时钟信号作为第一时钟信号输送到计数器中，利用电路内部的已知时钟信号作基准并作为第二时钟信号，对所述第二时钟信号进行N分频处理后得到计数开始信号、计数加减信号和复位信号，通过所述计数开始信号、计数加减信号和复位信号对所述第一时钟信号进行加/减计数，最终根据加/减计数器的剩余数值，判断所述待测电容的容值变化。

所述待测电容的容值变化判断方式如下：在一个计数周期结束时如果计数器内剩余数值超过预设值则待测电容容值发生了改变。

所述计数器在一个检测周期内对所述第一时钟信号进行分次计数，每次计数中通过采样获得时钟个数，并依次对时钟个数做加/减计数，使计数器内只存储差值。

所述分次计数为两次计数，其中一次为加计数，另一次为减计数。

所述采样是对所述第一时钟信号的时钟上升沿的采样。

所述采样包括采样周期的延时处理。

所述最终根据加/减计数器的剩余数值为两次计数的差值。

对计数器内存储差值做积分，以提高检测电路的精度。

本发明技术效果如下：本发明一种检测电容容值变化的方法实现简单，尤其适用于缓慢变化的电容容值检测。

本发明具有的特点：1.利用对待测电容充/放电，将电容容值变化转换位时钟信号的频率变化，然后对时钟信号做差分时序检测，以确定或判断电容容值变化。2.利用采样周期的延时处理，使电容容值变化更容易检出。3.利用对时钟的依次做加/减计数，使计数器内保存差值的方式，简化检测的存储需求。4.同时对上述计数器内保存差值，做积分的方式。5.在一个检测周期内，先做加计数还是减计数是可以互换的，只要确保在一个检测周期内是计数器内剩余的值为两次计数的差值，即可。6.虽然描述的是，通过CK2做N分频，对CK1确认采样周期的方法检测，实际中，用CK1设定采样周期，对CK2做检测，只要时序上满足要求，都是可以实现的。

附图说明

图1是实施本发明一种检测电容容值变化的方法所涉及的电路结构示意图。

图2是通过第二时钟信号(即电路内部可用作基准的已知时钟信号)对第一时钟信号(即需要对其进行计数的时钟信号，例如图1中的CK_T时钟信号)进行计数检测的过程示意图。图2中N分频表示分频器或N分频处理；加/减计数器表示计数器，可以进行加计数和减计数；计数器数值判断是指在一个计数周期结束时如果计数器内剩余数值超过预设值则待测电容容值发生了改变。

图3是各信号(使能信号、第二时钟信号、分频信号、计数开始信号、计数加减信号、复位信号)示意图。图3中自左至右上部文字为：检测周期1；检测周期2。图3中“≈”为省略符号。

图4是第一时钟信号在不同周期内的时钟计数示意图。图4中自左至右下部文字为：检测周期内，减计数，9个时钟(对应1-9)；检测周期内，加计数，11个时钟(对应1-11)。

附图标记列示如下：1-待测电容(电容容值缓慢变化)；2-接地端；3-电容负端；4-电容正端；5-比较器；6-第一逻辑电路；7-待测时钟信号节点；V_DD-电压输入端或电压输入值；I_B-电流源或偏置电流或偏置电流值；V_CAP-电容正端电压；V_REF-电路内部基准电压端或电路内部基准电压；CK_T-待测时钟信号；S1-控制开关；CK1-第一时钟信号；CK2-第二时钟信号；DET_PHASE-计数开始信号；DET_SENSE-计数加减信号；DET_RESET-复位信号；OUT-计数结果输出端；EN-使能信号；PHA<N:1>-分频信号；00h-第一个周期(即00H)；01h-第二个周期(即01H)；FFh-最后一个周期(即FFH)。

具体实施方式

下面结合附图(图1-图4)对本发明进行说明。

图1是实施本发明一种检测电容容值变化的方法所涉及的电路结构示意图。图2是通过第二时钟信号(即电路内部可用作基准的已知时钟信号)对第一时钟信号(即需要对其进行计数的时钟信号，例如图1中的CK_T时钟信号)进行计数检测的过程示意图。图3是各信号(使能信号、第二时钟信号、分频信号、计数开始信号、计数加减信号、复位信号)示意图。图4是第一时钟信号在不同周期内的时钟计数示意图。如图1至图4所示，一种检测电容容值变化的方法，包括利用对待测电容1充/放电，将待测电容1的容值变化转换为待测时钟信号CK_T的频率变化，然后对所述待测时钟信号CK_T做差分时序检测，以确定或判断所述待测电容1的容值变化。所述待测电容1具有电容正端4和电容负端3，所述电容正端4和电容负端3通过控制开关S1连接，所述电容正端4分别连接电流源I_B和比较器5的正向输入端(+)，所述电流源I_B连接电压输入端V_DD，所述比较器5的负向输入端(-)连接电路内部基准电压端V_REF，所述比较器5的输出端连接第一逻辑电路6输入端，第一逻辑电路6输出端连接待测时钟信号节点7，所述待测时钟信号节点7连接所述控制开关S1的控制端，所述电容负端3连接接地端2。

所述待测时钟信号节点7将待测时钟信号CK_T作为第一时钟信号CK1输送到计数器中，利用电路内部的已知时钟信号作基准并作为第二时钟信号CK2，对所述第二时钟信号CK2进行N分频处理后得到计数开始信号DET_PHASE、计数加减信号DET_SENSE和复位信号DET_RESET，通过所述计数开始信号DET_PHASE、计数加减信号DET_SENSE和复位信号DET_RESET对所述第一时钟信号CK1进行加/减计数，最终根据加/减计数器的剩余数值，判断所述待测电容1的容值变化。所述待测电容1的容值变化判断方式如下：在一个计数周期结束时如果计数器内剩余数值超过预设值则待测电容1容值发生了改变。所述计数器在一个检测周期内对所述第一时钟信号CK1进行分次计数，每次计数中通过采样获得时钟个数，并依次对时钟个数做加/减计数，使计数器内只存储差值。所述分次计数为两次计数，其中一次为加计数，另一次为减计数。所述采样是对所述第一时钟信号CK1的时钟上升沿的采样。所述采样包括采样周期的延时处理。所述最终根据加/减计数器的剩余数值为两次计数的差值。对计数器内存储差值做积分，以提高检测电路的精度。

如图1所示，先通过一个偏置电流IB，对待测电容1进行充电，此时开关S1是打开的状态，然后对电容的正端电压VCAP进行监测，当VCAP电压超过内部基准电压VREF后，比较器发生翻转，经过逻辑1电路，产生一个时钟信号CK_T，同时用CK_T信号，控制开关S1闭合，对待测电容1放电。当CK_T变为高电平时，开始下一个对待测电容1充电。如图2所示，CK1和CK2是两个时钟信号，先对时钟CK2进行N分频处理，然后产生三个时钟相关的信号DET_PHASE,DET_SENSE和DET_RESET，然后通过这三个信号，对时钟信号CK1进行加/减计数，最终根据加/减计数器的剩余数值，判断待测电容的变化。

如图3所示，在使能信号EN有效以后，对时钟信号CK2，进行N分频，产生分频信号PHA<N:1>，然后根据分频信号，控制在不同的时域内，对加/减计数器进行控制，比如在第一个周期00H，计数器进行复位，清除计数器内的数值；在第二个周期01H，进行一个检测周期的减计数(加计数)；再最后一个周期FFH，进行一个检测周期的加计数(减计数)，计数这个计数周期结束时，计数器内剩余的数值，如果超过预设值，即认为是电容容值改变。三个信号，DET_PHASE用于控制计数器开始计数；DET_SENSE用于控制计数器是选择加计数还是减计数，同时在信号的上升沿处，做计数器的数值采样；DET_RESET是用于复位计数器的数值。这里N分频的设计，主要是在时域上，对电容容值缓慢变化，在采样周期上做一个优化，已便以最小的代价实现电容容值变化有效采样。如图4所示，对于每一次计数周期，在DET_PHASE为高的第一个周期内，对CK1进行了9个时钟上升沿的采样，此时计数器内保存数值为-9；下一个计数周期开始以后，计数器从-9开始增加，采样到11个上升沿，故此计数器内保存数值为2，如果预设计数器数值大于1为输出高有效，则此时计数器输出为高电平，完成检测。另外，还可以通过对计数器存储差值做积分，例如N个周期后再复位计数器的值，这样可以进一步提高检测电路的精度。

在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，均落入本发明创造的保护范围。