MOSFET的BTI性能测试电路及基于其的测试方法与流程
本发明涉及mosfet的bti性能检测，特别涉及一种mosfet的bti性能测试电路及基于其的测试方法。
背景技术：
在现代微电子电路领域中，偏压温度不稳定性(biastemperatureinstabilities，简称bti)是一种衡量金属-氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，简称mosfet)可靠性的一个重要方面，它表征了mos管的退化程度与温度和偏压之间的关系。
受到温度和偏压的影响，mosfet会产生大量的参数变化，尤其是阈值电压的上升。作为mosfet中跨导和漏电流以外最重要的参数，阈值电压可以用于衡量mosfet的退化情况。所述阈值电压的上升，意味着相同栅压下的漏电流减小，也即单位时间的电荷流动变慢，这导致了mosfet的退化，甚至失效，严重影响了mosfet的可靠性。对于逻辑器件和存储器件等应用而言，阈值电压出现10％的偏移就会使电路失效。
目前，通常采用在预设温度(例如125℃)下，对mosfet施加高压，随着时间的推延，对mosfet逐渐增大的阈值电压进行测量的方式建立mosfet的bti性能模型。在具体实施中，由于加压方式不同，p型mosfet和n型mosfet无法兼容测试，因此需要分别对二者进行测试。此外，需要对于每一个mosfet单独测试，而单独测试的时间至少需要3个小时。因此，现有技术方案中对mosfet的bti性能的测试方式繁琐，效率低。
技术实现要素：
本发明解决的技术问题是如何简化对mosfet的bti性能的测试方式，提高测试效率。
为解决上述技术问题，本发明实施例提供一种mosfet的bti性能测试电路，所述bti性能测试电路包括：级联的多个反相器，每一反相器由p型mosfet和n型mosfet构建，各个反相器中的p型mosfet的源极耦接第一施压端口，各个反相器的输入端耦接第二施压端口；多个第一传输电路，每两个反相器之间耦接有所述第一传输电路，响应于测量控制信号，所述第一传输电路导通或者关断；其中，在向各个反相器中的p型mosfet和n型mosfet的栅极和源极之间分别施加不同持续时间的预设的高压后，所述多个反相器的器件延迟相对变化率用于确定mosfet的bti性能模型。
可选地，所述bti性能测试电路还包括：延迟测量模块，响应于所述测量控制信号控制所述第一传输电路导通，所述多个反相器中的首个反相器的输入端输入有数据输入信号，所述延迟测量模块适于测量所述多个反相器中的最后一个反相器输出的数据输出信号相对于所述数据输入信号的器件延迟。
可选地，所述bti性能测试电路还包括：控制器，适于根据所获得的所述多个反相器的器件延迟相对变化率拟合得到所述多个反相器的器件延迟相对变化率与所述高压的持续时间之间的关系，再根据所述关系得到所述多个反相器的器件延迟相对变化率为预设值时，所述高压的持续时间得到所述mosfet的bti性能模型。
可选地，在每一次所述高压在施加所述持续时间后，所述多个反相器的器件延迟相对变化率均小于所述预设值。
可选地，在多次向各个反相器中的p型mosfet和n型mosfet的栅极和源极之间施加幅度不同的测量电压后，所述控制器针对每一次施加的测量电压，得到对应的所述mosfet的bti性能模型，再根据每一测量电压的幅度以及对应的所述mosfet的bti性能模型，估算所述mosfet的生命周期。
可选地，所述多个反相器的器件延迟相对变化率是根据所述高压在施加不同的持续时间后，所述多个反相器的器件延迟与其原始器件延迟的差值得到的，其中，所述原始器件延迟是在向各个反相器中的p型mosfet和n型mosfet的栅极和源极之间施加常压下的器件延迟，所述常压的幅度小于所述高压的幅度。
可选地，所述bti性能测试电路还包括：第二传输电路，其输入端接入输入数据信号，其输出端耦接所述多个反相器中的首个反相器的输入端，响应于时钟信号为第一逻辑电平，所述第二传输电路将所述输入数据信号传输至所述多个反相器中的首个反相器的输入端，响应于所述时钟信号为不同于所述第一逻辑电平的第二逻辑电平，所述第二传输电路关断；第三传输电路，其输入端耦接所述第二传输电路的输出端，其输出端耦接所述多个反相器中的最后一个反相器的输出端，响应于所述时钟信号为所述第二逻辑电平，所述第三传输电路导通，响应于所述时钟信号为所述第一逻辑电平，所述第三传输电路关断。
可选地，所述第二传输电路包括第一传输门，其同相控制端接入所述时钟信号，其反相控制端接入所述时钟信号的反相信号。
可选地，所述第三传输电路包括第二传输门，其同相控制端接入所述时钟信号的反相信号，其反相控制端接入所述时钟信号。
可选地，所述时钟信号为周期性方波信号；响应于所述测量控制信号控制所述第一传输电路导通，所述多个反相器的原始器件延迟是经由多次测量后取平均值来确定的，和/或，每一次所述高压在施加所述持续时间后对应的所述多个反相器的器件延迟是经由多次测量后取平均值来确定的。
可选地，每一第一传输电路包括：开关晶体管，所述开关晶体管的控制端接入所述测量控制信号，所述开关晶体管的输入端耦接前一个反相器的输出端，所述开关晶体管的输出端耦接后一个反相器的输入端，响应于所述测量控制信号，所述开关晶体管导通或者关断。
为解决上述技术问题，本发明实施例还提供一种基于上述mosfet的bti性能测试电路的mosfet的bti性能测试方法，所述bti性能测试方法包括：向各个反相器中的p型mosfet和n型mosfet的栅极和源极之间分别施加所述高压；分别测量所述高压在施加不同的持续时间后，所述多个反相器的器件延迟相对变化率；根据所获得的所述多个反相器的多个器件延迟相对变化率得到mosfet的bti性能模型。
可选地，所述根据所获得的所述多个反相器的多个器件延迟相对变化率得到mosfet的bti性能模型包括：根据所获得的所述多个反相器的多个器件延迟相对变化率拟合得到所述多个反相器的器件延迟相对变化率与所述高压的持续时间之间的关系；根据所述关系得到所述多个反相器的器件延迟相对变化率为预设值时，所述高压的持续时间。
可选地，在每一次所述高压在施加所述持续时间后，所述多个反相器的器件延迟相对变化率均小于所述预设值。
可选地，所述bti性能测试方法还包括：多次向各个反相器中的p型mosfet和n型mosfet的栅极和源极之间施加幅度不同的测量电压；针对每一次施加的测量电压，得到对应的所述mosfet的bti性能模型；根据每一测量电压的幅度以及对应的所述mosfet的bti性能模型，估算所述mosfet的生命周期。
可选地，所述分别测量所述高压在施加不同的持续时间后，所述多个反相器的器件延迟相对变化率包括：分别测量所述高压在施加不同的持续时间后，所述多个反相器的器件延迟与原始器件延迟的差值，所述原始器件延迟为常压下，所述多个反相器的器件延迟，所述常压的幅度小于所述高压的幅度；根据所述原始器件延迟和所获得的多个差值计算对应的所述多个反相器的器件延迟相对变化率。
可选地，所述各个反相器中的nmos管的源极接地；所述多个反相器的原始器件延迟的测量方法包括：向所述第一施压端口施加所述常压；利用所述测量控制信号控制所述第一传输电路导通；向所述多个反相器中的首个反相器的输入端输入数据输入信号；根据所述多个反相器中的最后一个反相器输出的信号与所述数据输入信号之间的延迟得到所述多个反相器的原始器件延迟。
可选地，所述多个反相器的原始器件延迟的测量方法还包括：停止向所述多个反相器中的首个反相器的输入端输入所述数据输入信号。
可选地，所述各个反相器中的nmos管的源极接地；在得到所述多个反相器的原始器件延迟之后，通过以下方式对向各个反相器中的p型mosfet和n型mosfet的栅极和源极之间分别施加所述持续时间的所述高压：利用所述测量控制信号控制所述第一传输电路关断；控制所述第一施压端口接地；向所述第二施压端口施加方波交流信号所述持续时间，其中，所述方波交流信号在其正半周的幅度等于所述高压的幅度，在其负半周的幅度等于所述高压的幅度的倒数。
可选地，在施加所述持续时间的所述高压之后，通过以下方式获得所述多个反相器的器件延迟：向所述第一施压端口施加所述常压；取消对二施压端口的施压；利用所述测量控制信号控制所述第一传输电路导通；向所述多个反相器中的首个反相器的输入端输入所述数据输入信号；根据所述多个反相器中的最后一个反相器输出的信号与所述数据输入信号之间的延迟得到所述多个反相器的器件延迟。
可选地，所述多个反相器的原始器件延迟是经由多次测量后取平均值来确定的；和/或，每一次所述高压在施加所述持续时间后对应的所述多个反相器的器件延迟是经由多次测量后取平均值来确定的。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例方案中的mosfet的bti性能测试电路可以包括级联的多个反相器和多个第一传输电路，每两个反相器之间耦接有所述第一传输电路，响应于测量控制信号，所述第一传输电路导通或者关断。本发明实施例方案可以通过向各个反相器中的p型mosfet和n型mosfet的栅极和源极之间分别施加高压，并分别测量所述高压在施加不同的持续时间后所述多个反相器的器件延迟相对变化率来确定mosfet的bti性能模型，无需单独测试每一mosfet，更无需针对p型mosfet和n型mosfet分开测试，有效简化了对mosfet的bti性能测试方式，提高测试效率。
进一步而言，本发明实施例方案可根据所获得的多个反相器的器件延迟相对变化率拟合得到所述多个反相器的器件延迟相对变化率与所述高压的持续时间之间的关系，再根据所述关系得到所述多个反相器的器件延迟相对变化率为预设值时，所述高压的持续时间得到所述mosfet的bti性能模型。进一步地，在每一次所述高压在施加所述持续时间后，所述多个反相器的器件延迟相对变化率均小于预设值，因此，无需测试到令所述器件延迟相对变化率达到所述预设值，而是可以通过拟合得到所述关系来得到，可有效节约测量时间。
进一步而言，所述多个反相器的原始器件延迟是经由多次测量后取平均值来确定的，和/或，每一次所述高压在施加所述持续时间后对应的所述多个反相器的器件延迟是经由多次测量后取平均值来确定的，可以有效地降低由器件差异或电路不稳定带来的测量误差。
附图说明
图1是本发明实施例的一种mosfet的bti性能测试电路的电路示意图。
图2是本发明实施例的另一种mosfet的bti性能测试电路的电路示意图。
图3是本发明实施例的一种mosfet的bti性能测试电路的电路图。
图4是本发明实施例的一种基于图1所示电路的mosfet的bti性能测试方法的流程示意图。
图5是本发明实施例的另一种基于图1所示电路的mosfet的bti性能测试方法的流程示意图。
图6是本发明实施例的又一种基于图1所示电路的mosfet的bti性能测试方法的流程示意图。
图7是本发明实施例中一种基于图1所示电路的mosfet进行bti性能测试时的工作波形示意图。
具体实施方式
如背景技术部分所述，目前，对mosfet的bti性能模型的建立是单独对每个mosfet独立进行测试的，测试时间长。此外，由于加压方式不同，p型mosfet和n型mosfet无法兼容测试，需要分别对二者进行测试。因此，现有技术方案中对mosfet的bti性能的测试方式繁琐，效率低。
针对以上技术问题，本发明实施例提供一种mosfet的bti性能测试电路，直接构建级联的多个反相器，每一反相器包括p型mosfet和n型mosfet，直接测试所述多个反相器的器件延迟相对变化率，以确定mosfet的bti性能模型，无需单独测试每一mosfet，更无需针对p型mosfet和n型mosfet分开测试，有效简化了对mosfet的bti性能测试方式，提高测试效率。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明实施例的一种mosfet的bti性能测试电路的电路示意图。
如图1所示，本发明实施例提供的一种mosfet的bti性能测试电路100可以包括级联的多个反相器(图中未标示)和多个第一传输电路101。
具体地，每一反相器由p型mosfet和n型mosfet构建，第一个反相器由p型mosfetp1和n型mosfetn1构建，第二个反相器由p型mosfetp2和n型mosfetn2构建，第三个反相器由p型mosfetp3和n型mosfetn3构建，……，第n个反相器由p型mosfetpn和n型mosfetnn构建，n为正整数。各个反相器中的p型mosfet(以pi表示，1≤i≤n，i为正整数)的源极耦接第一施压端口a，各个反相器的输入端耦接第二施压端口b。每两个反相器之间耦接有所述第一传输电路101，响应于测量控制信号c，所述第一传输电路导通或者关断。优选地，所述各个反相器中的n型mosfet(以ni表示，1≤i≤n)的源极接地，但不限于此，也可以耦接其他电压参考端。
其中，在向各个反相器中的p型mosfetpi和n型mosfetni的栅极和源极之间分别施加不同持续时间的预设的高压(例如5v甚至更高)后，所述多个反相器的器件延迟相对变化率用于确定mosfet的bti性能模型。
在具体实施中，所述多个反相器的器件延迟相对变化率是根据所述高压在施加不同的持续时间后，所述多个反相器的器件延迟与其原始器件延迟的差值得到的，其中，所述原始器件延迟是在向各个反相器中的p型mosfetpi和n型mosfetni的栅极和源极之间施加常压(例如1.8v)下的器件延迟，所述常压的幅度小于所述高压的幅度。
在具体实施中，每一第一传输电路101可以包括开关晶体管(参见图3中的m1、m2、m3、……)，所述开关晶体管(以mi表示，1≤i≤n，i为正整数)的控制端接入所述测量控制信号c，所述开关晶体管mi的输入端(例如源极)耦接前一个反相器的输出端，所述开关晶体管mi的输出端(例如漏极)耦接后一个反相器的输入端，响应于所述测量控制信号c，所述开关晶体管mi导通或者关断。在具体实施中，所述开关晶体管可以为nmos开关晶体管或者pmos开关晶体管，本实施例不进行特殊限制。
进一步而言，本发明实施例的bti性能测试电路100直接构建级联的多个反相器，每一反相器包括p型mosfetpi和n型mosfetni，直接测试所述多个反相器的器件延迟相对变化率，以确定mosfet的bti性能模型，无需单独测试每一mosfet，更无需针对p型mosfetpi和n型mosfetni分开测试，有效简化了对mosfet的bti性能测试方式，提高测试效率。
图2是本发明实施例的另一种mosfet的bti性能测试电路的电路示意图。
图2示出的mosfet的bti性能测试电路200与所述mosfet的bti性能测试电路100的结构和基本原理基本一致，其主要区别在于，所述bti性能测试电路200还可以进一步地包括延迟测量模块102。
具体地，响应于所述测量控制信号c控制所述第一传输电路101导通，例如，所述第一传输电路101为nmos开关晶体管，所述测量控制信号c的逻辑电平为逻辑高电平，所述多个反相器中的首个反相器的输入端输入有数据输入信号d，所述延迟测量模块102适于测量所述多个反相器中的最后一个反相器输出的数据输出信号q相对于所述数据输入信号d的器件延迟。
在具体实施中，所述延迟测量模块可以是任意适当的时域测量电路或设备，例如示波器等。优选地，所述数据输入信号d为方波信号或脉冲信号，可将测量得到的所述数据输出信号q的上升沿(或下降沿)相对于所述数据输入信号d的上升沿(或下降沿)的时间差作为所述器件延迟。
优选地，所述bti性能测试电路200还可以进一步包括控制器103。所述控制器103适于根据所获得的所述多个反相器的器件延迟相对变化率拟合得到所述多个反相器的器件延迟相对变化率与所述高压的持续时间之间的关系，再根据所述关系得到所述多个反相器的器件延迟相对变化率为预设值时，所述高压的持续时间得到所述mosfet的bti性能模型。
由于bti性能模型可以用于评估mosfet的生命周期，本领域技术人员理解的是，评估mosfet的生命周期可以采用其参数相对退化率(具体地，可以为本文中的器件延迟相对变化率)为10％时，mosfet的总工作时间。在本实施例中，可以采用对其施加所述高压并持续一定的时间的方式模拟mosfet的总工作时间。因此，优选地，所述预设值为10％，但不限于此，可以根据对mosfet生命周期的评估标准的调整而进行调整。
进一步优选地，在每一次所述高压在施加所述持续时间后，所述多个反相器的器件延迟相对变化率均小于所述预设值。例如，在实际测量时，所述持续时间可以为10000s，约为3小时，经实测，在施高压5v并持续10000s后所述多个反相器的器件延迟相对变化率约为6％，小于10％。因此，在实际实施时，无需将所述持续时间设置为令所述多个反相器的器件延迟相对变化率达到10％，可以仅根据所获得的所述多个反相器的器件延迟相对变化率拟合得到所述多个反相器的器件延迟相对变化率与所述高压的持续时间之间的关系，再根据所述关系，也即可在拟合后得到的关系曲线中代入所述预设值为10％，得到施加在所述多个反相器的所述高压的持续时间，可有效节约测量时间。
在本实施例中，优选地，在多次向各个反相器中的p型mosfet和n型mosfet的栅极和源极之间施加幅度不同的测量电压后，所述控制器针对每一次施加的测量电压，得到对应的所述mosfet的bti性能模型，再根据每一测量电压的幅度以及对应的所述mosfet的bti性能模型，估算所述mosfet的生命周期。
假设mosfet的参数相对退化率(也即本文中的器件延迟相对变化率)用δ％表示，其与电压和温度的关系可以按照如下公式计算得到：
在上述公式中，若温度为定值，例如125℃(也即t＝125+273)，则温度加速因子ea为常量，在施加的电压vg变化时，β与n这两个参数均为变量，因此，在根据上述关系得到器件延迟相对变化率为10％时的所述高压的持续时间的一组数据时，无法通过计算得到上述公式中的β与n，至少还需要一组数据，对应于不同的测量电压，使得所述器件延迟相对变化率为10％时的持续时间。优选地，所述数据大于等于3组。
作为一个非限制性的例子，所述测量电压可以为5v和6v。所述mosfet的器件延迟相对变化率为10％时的5v高压的持续时间可以为t1，所述mosfet的器件延迟相对变化率为10％时的6v高压的持续时间为t2，温度的相关参数为定值，因此，可以将以上数据代入到δ％的计算公式，计算得到β与n。此时，若将所述计算公式中的δ％代入10％，施加的电压vg代入所述常压，例如1.8v，则可以得到该mosfet的“高压的持续时间”，也即其生命周期(对应于125℃的条件下)。
需要说明的是，在本实施例中，所述控制器103可以内部集成或外部耦接于所述bti性能测试电路200，本实施例不进行特殊限制。
图3是本发明实施例的一种mosfet的bti性能测试电路的电路图。
图3示出的mosfet的bti性能测试电路300与所述mosfet的bti性能测试电路100的结构和基本原理基本一致，其主要区别在于，所述bti性能测试电路300还可以进一步地包括第二传输电路(图中未标示)和第三传输电路(图中未标示)。
具体地，所述第二传输电路的输入端接入输入数据信号d，其输出端耦接所述多个反相器中的首个反相器的输入端，响应于时钟信号clk为第一逻辑电平(例如逻辑高电平)，所述第二传输电路将所述输入数据信号d传输至所述多个反相器中的首个反相器的输入端，响应于所述时钟信号clk为不同于所述第一逻辑电平的第二逻辑电平(例如逻辑低电平)，所述第二传输电路关断。
优选地，在具体实施中，所述第二传输电路可以包括第一传输门g1，其同相控制端接入所述时钟信号clk，其反相控制端接入所述时钟信号的反相信号
所述第三传输电路的输入端耦接所述第二传输电路的输出端，其输出端耦接所述多个反相器中的最后一个反相器的输出端，响应于所述时钟信号clk为所述第二逻辑电平(例如逻辑低电平)，所述第三传输电路导通，响应于所述时钟信号clk为所述第一逻辑电平(例如逻辑高电平)，所述第三传输电路关断。
优选地，在具体实施中，所述第三传输电路可以包括第二传输门g2，其同相控制端接入所述时钟信号的反相信号
需要说明的是，所述第二传输电路和/或第三传输电路的具体实施方式并不限于传输门，还可以是其他任意的可控开关，例如可以是集成度较高的开关晶体管，例如nmos开关晶体管或pmos开关晶体管等。
继续参见图3，在本实施例中，对所述mosfet的bti性能检测可以通过对第一施压端口a、第二施压端口b施加电压，并同时控制所述测量控制信号c来实现。
作为一个非限制性的例子，可以按照以下流程对所述mosfet的bti性能进行检测：
步骤1，对所述第一施压端口a施加常压，如1.8v，控制所述第二施压端口b浮空，以使得所述多个反相器处于常压状态；通过所述控制所述测量控制信号c的逻辑电平，令所述开关晶体管mi导通，控制所述时钟信号clk为逻辑高电平，使得第一传输门g1导通，第二传输门g2关断，以使得所述输入数据信号d传输至第一个反相器的输入端。
步骤2，根据所述输出数据信号q和输入数据信号d计算所述多个反相器的原始器件延迟。
步骤3，通过所述控制所述测量控制信号c的逻辑电平，令所述开关晶体管mi关断，控制所述时钟信号clk为逻辑低电平，使得第一传输门g1关断，第二传输门g2导通。
步骤4，对所述第一施压端口a施加0v电压，对所述第二施压端口b施加方波交流信号(例如，其正半周和负半周的幅度分别为5v和-5v)，并持续所述预设时间。
步骤5，对所述第一施压端口a施加常压，如1.8v，控制所述第二施压端口b浮空，以使得所述多个反相器处于常压状态；通过所述控制所述测量控制信号c的逻辑电平，令所述开关晶体管mi导通，控制所述时钟信号clk为逻辑高电平，使得第一传输门g1导通，第二传输门g2关断，以使得所述输入数据信号d传输至第一个反相器的输入端；再根据所述输出数据信号q和输入数据信号d计算所述多个反相器的器件延迟。
步骤6，重复所述步骤3、4和5，使得所述多个反相器处于高压的持续时间不断延长，以使得其器件延迟相对变化率得以增加，直至一合适的测试时间，例如10000s，以得到包括有高压的持续时间与所述多个反相器的器件延迟相对变化率((器件延迟-原始器件延迟)/原始器件延迟)的多个测量数据，根据多个测量数据可以拟合得到所述多个反相器的器件延迟相对变化率与所述高压的持续时间之间的关系，可进一步地得到所述mosfet的bti性能模型，还可以进一步地通过不同的高压下所述mosfet的bti性能模型评估所述mosfet的生命周期。
进一步优选地，本实施例中，所述时钟信号clk可以为周期性方波信号。响应于所述测量控制信号c控制所述第一传输电路导通，所述多个反相器的原始器件延迟是经由多次测量后取平均值来确定的，和/或，每一次所述高压在施加所述持续时间后对应的所述多个反相器的器件延迟是经由多次测量后取平均值来确定的。
当所述时钟信号clk为周期性方波信号，每一次所述时钟信号clk控制所述第二传输电路导通、所述第三传输电路关断均可以测量得到一个所述多个反相器的原始器件延迟，将多个原始器件延迟取平均值可以有效地降低由器件差异或电路不稳定带来的测量误差。同理，在对所述原始器件延迟测量结束后，对所述多个反相器施加所述高压后，对所述多个反相器的器件延迟的测量也可以参见对其原始器件延迟的测量方法，通过对多个器件延迟取平均值的方式也可以有效地降低由器件差异或电路不稳定带来的测量误差。
图4是本发明实施例的一种基于图1所示电路的mosfet的bti性能测试方法的流程示意图。
一并参见图1至图3和图4，图4示出的基于mosfet的bti性能测试电路100(或200或300)的mosfet的bti性能测试方法可以包括不限定执行顺序的以下步骤：
步骤s101，向各个反相器中的p型mosfet和n型mosfet的栅极和源极之间分别施加所述高压；
步骤s102，分别测量所述高压在施加不同的持续时间后，所述多个反相器的器件延迟相对变化率；
步骤s103，根据所获得的所述多个反相器的多个器件延迟相对变化率得到mosfet的bti性能模型。
进一步而言，本发明实施例通过所述bti性能测试电路100中构建的级联的多个反相器，每一反相器包括p型mosfetpi和n型mosfetni，向各个反相器中的p型mosfet和n型mosfet的栅极和源极之间分别施加所述高压，并分别测量所述高压在施加不同的持续时间后，所述多个反相器的器件延迟相对变化率以确定mosfet的bti性能模型，无需单独测试每一mosfet，更无需针对p型mosfetpi和n型mosfetni分开测试，有效简化了对mosfet的bti性能测试方式，提高测试效率。
图5是本发明实施例的另一种基于图1所示电路的mosfet的bti性能测试方法的流程示意图。
一并参见图1至图3、图4和图5，图5示出的基于mosfet的bti性能测试电路100(或200或300)的mosfet的bti性能测试方法可以包括不限定执行顺序的以下步骤：
步骤s101，向各个反相器中的p型mosfetpi和n型mosfetni的栅极和源极之间分别施加所述高压；
步骤s1021，分别测量所述高压在施加不同的持续时间后，所述多个反相器的器件延迟与原始器件延迟的差值，所述原始器件延迟为常压下，所述多个反相器的器件延迟，所述常压的幅度小于所述高压的幅度；
步骤s1022，根据所述原始器件延迟和所获得的多个差值计算对应的所述多个反相器的器件延迟相对变化率，所述器件延迟相对变化率＝(器件延迟-原始器件延迟)/原始器件延迟；
步骤s1031，根据所获得的所述多个反相器的多个器件延迟相对变化率拟合得到所述多个反相器的器件延迟相对变化率与所述高压的持续时间之间的关系；
步骤s1032，根据所述关系得到所述多个反相器的器件延迟相对变化率为预设值时，所述高压的持续时间。
在具体实施中，上述步骤s102可以包括所述步骤s1021和步骤s1022；上述步骤s103可以包括所述步骤s1031和步骤s1032。进一步地，所述常压可以为1.8v，所述高压可以为5v，但不限于此。
由于bti性能模型可以用于评估mosfet的生命周期，本领域技术人员理解的是，评估mosfet的生命周期可以采用其参数相对退化率(具体地，可以为本文中的器件延迟相对变化率)为10％时，mosfet的总工作时间。在本实施例中，可以采用对其施加所述高压并持续一定的时间的方式模拟mosfet的总工作时间。因此，优选地，所述预设值为10％，但不限于此，可以根据对mosfet生命周期的评估标准的调整而进行调整。
进一步优选地，在每一次所述高压在施加所述持续时间后，所述多个反相器的器件延迟相对变化率均小于所述预设值。
图6是本发明实施例的又一种基于图1所示电路的mosfet的bti性能测试方法的流程示意图。
一并参见图1至图3、图4和图6，图6示出的基于mosfet的bti性能测试电路100(或200或300)的mosfet的bti性能测试方法可以包括不限定执行顺序的以下步骤：
步骤s101，向各个反相器中的p型mosfetpi和n型mosfetni的栅极和源极之间分别施加所述高压；
步骤s102，分别测量所述高压在施加不同的持续时间后，所述多个反相器的器件延迟相对变化率；
步骤s103，根据所获得的所述多个反相器的多个器件延迟相对变化率得到mosfet的bti性能模型；
步骤s104，多次向各个反相器中的p型mosfetpi和n型mosfetni的栅极和源极之间施加幅度不同的测量电压；
步骤s105，针对每一次施加的测量电压，得到对应的所述mosfet的bti性能模型；
步骤s106，根据每一测量电压的幅度以及对应的所述mosfet的bti性能模型，估算所述mosfet的生命周期。
作为一个非限制性的例子，所述测量电压可以为5v和6v。所述mosfet的器件延迟相对变化率为10％时的5v高压的持续时间可以为t1，所述mosfet的器件延迟相对变化率为10％时的6v高压的持续时间为t2，温度的相关参数为定值，因此，可以将以上数据代入到δ％的计算公式，计算得到β与n。此时，若将所述计算公式中的δ％代入10％，施加的电压vg代入所述常压，例如1.8v，则可以得到该mosfet的“高压的持续时间”，也即其生命周期(对应于125℃的条件下)。
继续参见图1，在具体实施中，所述各个反相器中的nmos管的源极可以接地；所述多个反相器的原始器件延迟的测量方法可以包括以下步骤：向所述第一施压端口a施加所述常压；利用所述测量控制信号c控制所述第一传输电路101导通；向所述多个反相器中的首个反相器的输入端输入数据输入信号d；根据所述多个反相器中的最后一个反相器输出的信号q与所述数据输入信号d之间的延迟得到所述多个反相器的原始器件延迟。
进一步地，所述多个反相器的原始器件延迟的测量方法还可以包括以下步骤：停止向所述多个反相器中的首个反相器的输入端输入所述数据输入信号d。
所述各个反相器中的nmos管的源极接地；进一步地，在得到所述多个反相器的原始器件延迟之后，可通过以下方式对向各个反相器中的p型mosfetpi和n型mosfetni的栅极和源极之间分别施加所述持续时间的所述高压：利用所述测量控制信号c控制所述第一传输电路101关断；控制所述第一施压端口a接地；向所述第二施压端口b施加方波交流信号所述持续时间，其中，所述方波交流信号在其正半周的幅度等于所述高压的幅度，例如5v，在其负半周的幅度等于所述高压的幅度的倒数，例如-5v，以使得各个反相器中的p型mosfetpi和n型mosfetni的栅极和源极之间分别施加5v的压差。
进一步地，在施加所述持续时间的所述高压之后，可通过以下方式获得所述多个反相器的器件延迟：向所述第一施压端口a施加所述常压；取消对二施压端口b的施压，也即令该端口浮空；利用所述测量控制信号c控制所述第一传输电路101导通；向所述多个反相器中的首个反相器的输入端输入所述数据输入信号d；根据所述多个反相器中的最后一个反相器输出的信号q与所述数据输入信号d之间的延迟得到所述多个反相器的器件延迟。
优选地，所述多个反相器的原始器件延迟是经由多次测量后取平均值来确定的；和/或，每一次所述高压在施加所述持续时间后对应的所述多个反相器的器件延迟是经由多次测量后取平均值来确定的。
图7是本发明实施例中一种基于图1所示电路的mosfet进行bti性能测试时的工作波形示意图。
如图7所示，所述时钟信号clk为周期性方波信号，优选地，所述输入数据信号d也可以为周期性方波信号。例如，当所述时钟信号clk第一次为逻辑高电平时，所述第二传输电路101受控导通，所述第三传输电路受控关断，所述最后一个反相器输出的信号q(也即前文所述输出数据信号q)与所述输入数据信号d的上升沿的时间差为t0，可以测量得到第一个所述多个反相器的原始器件延迟t0；当所述时钟信号clk第一次为逻辑低电平时，所述第二传输电路101受控关断，所述第三传输电路受控导通。同理，当所述时钟信号clk第二次为逻辑高电平时，可以测量得到第二个所述多个反相器的原始器件延迟t1；当所述时钟信号clk第三次为逻辑高电平时，可以测量得到第三个所述多个反相器的原始器件延迟t2；以此类推。将多个原始器件延迟取平均值可以有效地降低由器件差异或电路不稳定带来的测量误差。
同理，在对所述原始器件延迟测量结束后，对所述多个反相器施加所述高压后，对所述多个反相器的器件延迟的测量也可以参见对其原始器件延迟的测量方法，其中，各个器件延迟是根据最后一个反相器输出的信号qstress与所述输入数据信号d的上升沿的时间差得到的，通过对多个器件延迟取平均值的方式也可以有效地降低由器件差异或电路不稳定带来的测量误差。
需要说明的是，本文中的“逻辑高电平”和“逻辑低电平”是相对的逻辑电平。其中，“逻辑高电平”指的是可被识别为数字信号“1”的电平范围，“逻辑低电平”指的是可被识别为数字信号“0”的电平范围，其具体电平范围并不做具体限制。
由于本实施例中的bti性能测试方法方案与前文所述的bti性能测试电路方案相辅相成。因此，关于本发明实施例中图4至6示出的基于mosfet的bti性能测试电路100(或200或300)的mosfet的bti性能测试方法的更多信息请参见前文对图1至图3的相关描述，此处不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
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