本发明涉及半导体电路。
背景技术：
作为半导体电路的筛选，存在向该半导体电路所具备的mos晶体管施加高电压的情况。通常，mos晶体管的栅极端子以被施加规定的电压的方式被控制电路控制。因此，为了向mos晶体管施加高电压，存在除了用于半导体电路的通常工作的电路之外还使用追加的电路或追加的端子的情况。
以往，已知有在连接于mos晶体管的栅极端子并且对被施加固定的电压以上的高电压进行保护的保护电路与该栅极端子之间插入追加电路而利用该追加电路禁止保护电路的工作来施加固定的电压以上的检查电压的方法（例如，专利文献1）。
此外，已知有在mos晶体管的栅极端子与控制电路之间连接有仅在筛选等检查时使用的端子即不经由控制电路的追加栅极端子并且向追加栅极端子施加固定的电压以上的检查电压的方法（例如，专利文献2）。
现有技术文献
专利文献
专利文献1：日本特开平2-288366号；
专利文献2：日本特开平7-283370号。
发明要解决的课题
可是，在现有的技术中，在作为输出驱动器的mos晶体管的栅极端子设置追加电路或追加端子，因此，存在对mos晶体管的本来的工作造成影响的情况。
技术实现要素：
本发明是鉴于上述问题而完成的，提供一种为根据来自外部的控制信号来控制分压电阻的电阻值的结构并且能够在不对mos晶体管的本来的工作造成影响的情况下利用简便的结构进行半导体电路的检查的半导体电路。
用于解决课题的方案
本发明的一个方式是，一种半导体电路，具备mos晶体管、运算放大器、第一电阻、第二电阻、第三电阻、外部端子、以及开关，将所施加的输入电压变换为期望的输出电压，并从电压输出端子输出，其中，
在所述电压输出端子与接地端子之间按照所述第一电阻、所述第二电阻和所述第三电阻的顺序串联连接所述第一电阻、所述第二电阻和所述第三电阻，
所述mos晶体管具有：连接于被施加所述输入电压的输入电压端子的源极端子、以及连接于所述电压输出端子的漏极端子，
所述运算放大器具有：被施加基准电压的非反相输入端子、被施加所述第一电阻与所述第二电阻的连接点的电压的反相输入端子、以及连接有所述mos晶体管的栅极端子的输出端子，
所述开关与所述第三电阻并联连接，具备连接于所述外部端子的控制端子，
当所述开关根据向所述外部端子输入的信号而为断开状态时，基于利用所述第二电阻和所述第三电阻的合成电阻以及所述第一电阻分压后的电压，从所述电压输出端子输出所述输出电压，
当所述开关根据向所述外部端子输入的信号而为闭合状态时，基于利用所述第二电阻和所述第一电阻分压后的电压，从所述电压输出端子输出所述输出电压。
发明效果
根据本发明，能够提供一种为根据来自外部的控制信号来控制分压电阻的电阻值的结构并且能够在不对mos晶体管的本来的工作造成影响的情况下利用简便的结构进行半导体电路的检查的半导体电路。
附图说明
图1是示出第一实施方式的半导体电路的电路图。
图2是示出第二实施方式的半导体电路的结构的电路图。
图3是示出第三实施方式的半导体电路的电路图。
图4是示出第三实施方式的各状态、运算放大器的工作和mos晶体管的状态的关系的表。
具体实施方式
[第一实施方式]
以下，参照图来对本发明的第一实施方式进行说明。
<半导体电路的结构>
图1是示出第一实施方式的半导体电路1的电路图。
如图1所示那样，半导体电路1具备：运算放大器op、mos（metal-oxide-semiconductor，金属-氧化物-半导体）晶体管tr1、mos晶体管tr2、熔断器（fuse）f1、第一电阻r1、第二电阻r2、第三电阻r3、以及外部端子p1。mos晶体管tr1是指例如p型mosfet（metal-oxide-semiconductorfield-effecttransistor，金属-氧化物-半导体场效应晶体管）。此外，mos晶体管tr2是指例如n型mosfet。
运算放大器op具备非反相输入端子、反相输入端子和输出端子。mos晶体管tr1具备栅极端子、源极端子和漏极端子。mos晶体管tr2具备栅极端子、源极端子和漏极端子。熔断器f1具备第一端子（以下为端子f1a）和第二端子（以下为端子f1b）。第一电阻r1具备第一端子（以下为端子r1a）和第二端子（以下为端子r1b）。第二电阻r2具备第一端子（以下为端子r2a）和第二端子（以下为端子r2b）。第三电阻r3具备第一端子（以下为端子r3a）和第二端子（以下为端子r3b）。
将第一电阻r1、第二电阻r2和第三电阻r3串联连接。具体地，将端子r1b与端子r2a连接。此外，将端子r2b与端子r3a连接。将端子r3b经由接地端子gnd接地。将第三电阻r3与mos晶体管tr2经由熔断器f1彼此并联连接。具体地，将mos晶体管tr2的漏极端子与端子r3b连接。将mos晶体管tr2的源极端子与端子f1a连接。将端子f1b与端子r3a连接。此外，将mos晶体管tr2的栅极端子与外部端子p1连接。
用于与运算放大器op的反馈电压的比较的基准电压vref被连接于运算放大器op的非反相输入端子。mos晶体管tr1的栅极端子被连接于运算放大器op的输出端子。mos晶体管tr1的源极端子被连接于被施加向半导体电路1的输入电压vdd的输入电压端子即vdd端子。mos晶体管tr1的漏极端子被连接于端子r1a。向运算放大器op的反相输入端子施加（连接）第一电阻r1与第二电阻r2的连接点（端子r1b和端子r2a的连接点）的电位。此外，作为半导体电路1的输出电压vout输出mos晶体管tr1与第一电阻r1的连接点（mos晶体管tr1的漏极端子和端子r1a的连接点）的电位。在此，输出输出电压vout的电压输出端子p2被连接于mos晶体管tr1的漏极端子和端子r1a的连接点。
<半导体电路1的工作>
以下，对半导体电路1的工作进行说明。
半导体电路1为将从作为输入电压端子的vdd端子向该半导体电路1施加的输入电压vdd变换为期望的输出电压（以下为输出电压vout1）来输出的电路。输出电压vout1是指使得利用第二电阻r2和第三电阻r3的合成电阻（以下为合成电阻rc）以及第一电阻r1将输出电压vout分压后的电压与基准电压vref相等的电压。
在将第一电阻r1的电阻值设为r1、将第二电阻r2的电阻值设为r2、将第三电阻r3的电阻值设为r3、将基准电压vref的电压值设为vref、将输出电压vout1的电压值设为vout1的情况下，vout与r1、r2、r3和vref的关系由式（1）表示。
在此，在熔断器f1未被熔断的情况下，根据从外部端子p1向mos晶体管tr2的栅极端子输入的信号（以下为信号s1）的电压值，控制mos晶体管tr2的导通（on）状态和截止（off）状态。在mos晶体管tr2被控制为导通状态的情况下，mos晶体管tr2将第三电阻r3的两端短路。换言之，在mos晶体管tr2为导通状态的情况下，第二电阻r2的端子r2b经由接地端子gnd被接地。在该情况下，半导体电路1输出输出电压vout（以下为输出电压vout2），以使利用第一电阻r1和第二电阻r2将输出电压vout分压后的电压与基准电压vref相等。在将输出电压vout2的电压值设为vout2的情况下，vout2与r1、r2和vref的关系由式（2）表示。
在此，第一电阻r1和第二电阻r2为使得通过第一电阻r1和第二电阻r2将输入电压vdd分压后的电压比基准电压vref低的电阻值。由此，运算放大器op从输出端子向mos晶体管tr1的栅极端子持续输出低电平（与接地相同电位）的信号。即，在mos晶体管tr1的栅极端子与源极端子之间持续施加输入电压vdd，筛选（screening）mos晶体管tr1。
因此，半导体电路1能够在不在mos晶体管tr1的栅极端子设置追加电路或追加端子的情况下对mos晶体管tr1进行筛选。
当熔断器f1被熔断时，第三电阻r3与mos晶体管tr2之间的连接被切断。换言之，在熔断器f1被熔断的情况下，即使mos晶体管tr2为导通状态，第三电阻r3的两端也不会被短路。因此，在熔断器f1被熔断的情况下，半导体电路1不管mos晶体管tr2的工作状态都输出输出电压vout1。
<第一实施方式的总结>
如以上说明那样，本实施方式的半导体电路1在mos晶体管tr2被控制为截止状态的情况下在mos晶体管tr1的栅极端子与源极端子之间施加比通常的电压高的检查电压。由此，本实施方式的半导体电路1能够在进行筛选等检查时在mos晶体管tr1的栅极端子与源极端子之间施加比规定的电压高的检查电压。
因此，根据本实施方式的半导体电路1，能够在不对mos晶体管tr1的本来的工作造成影响的情况下利用简便的结构进行mos晶体管tr1的检查。
此外，本实施方式的半导体电路1在mos晶体管tr2被控制为截止状态的情况下输出期望的输出电压（输出电压vout1）。根据本实施方式的半导体电路1，能够确认是否将第一电阻r1、第二电阻r2和第三电阻r3设定（微调（trimming））为能够输出期望的输出电压的电阻值。
此外，本实施方式的半导体电路1具备在mos晶体管tr2与第三电阻r3之间串联连接的熔断器f1，伴随着熔断器f1被熔断，第三电阻r3与mos晶体管tr2之间的连接被切断。
在此，半导体电路1优选仅在进行筛选等检查时输出检查电压（输出电压vout2），在检查后输出期望的输出电压（输出电压vout1）。根据本实施方式的半导体电路1，在筛选等检查后将熔断器f1熔断，由此，能够使检查后（熔断器f1熔断后）的输出电压为期望的输出电压。
[第二实施方式]
以下，参照图来对本发明的第二实施方式进行说明。
在此，外部端子p1优选为用于半导体电路的通常工作的外部端子。在第二实施方式中，说明外部端子p1为对半导体电路2的工作的有效或无效进行切换的芯片使能（chipenable）端子的情况。
再有，对与上述的实施方式同样的结构标注相同的附图标记并省略说明。
<半导体电路2的结构>
图2是示出第二实施方式的半导体电路2的结构的电路图。
如图2所示那样，本实施方式的半导体电路2具备运算放大器op、mos晶体管tr1、mos晶体管tr2、熔断器f1、第一电阻r1、第二电阻r2、第三电阻r3、外部端子p1、电压输出端子p2、第一逻辑电路rg1、第二逻辑电路rg2、以及熔断器f2。
第一逻辑电路rg1具备第一端子（以下为端子rg1a）、第二端子（以下为端子rg1b）和第三端子（以下为端子rg1c）。第二逻辑电路rg2具备第一端子（以下为端子rg2a）和第二端子（以下为端子rg2b）。熔断器f2具备第一端子（以下为端子f2a）和第二端子（以下为端子f2b）。此外，在本实施方式中，运算放大器op具备第四端子（以下为端子opd）。端子opd为被输入将该运算放大器op（半导体电路2）的工作控制为有效或无效的控制信号（以下为控制信号s2）的输入端子。
将端子opd与外部端子p1经由第一逻辑电路rg1连接。具体地，将外部端子p1与端子rg1b经由施密特触发器（schmitttrigger）st1连接。将端子rg1c与端子opd连接。经由熔断器f2向第一逻辑电路rg1施加输入电压vdd。具体地，将端子f2a与作为输入电压端子的vdd端子连接。将端子f2b与端子rg1a连接。
此外，将mos晶体管tr2的栅极端子与外部端子p1经由第二逻辑电路rg2连接。具体地，将外部端子p1与端子rg2a经由施密特触发器st1连接。将端子rg2b与mos晶体管tr2的栅极端子连接。
第一逻辑电路rg1具备mos晶体管tr3、或（or）电路or1、以及非（not）电路nt1。mos晶体管tr3是指例如耗尽（depletion）型的n型mosfet。mos晶体管tr3的栅极端子和源极端子被接地。将mos晶体管tr3的漏极端子与端子rg1a连接。向或电路or1输入端子rg1b的电位和mos晶体管tr3的漏极端子的电位来作为信号。
第二逻辑电路rg2具备非电路nt2。具体地，非电路nt2被连接于端子rg2a与端子rg2b之间。
再有，与运算放大器op的端子opd和mos晶体管tr2的工作逻辑对应地具备非电路nt1和非电路nt2。
<半导体电路2的工作>
以下，对半导体电路2的工作进行说明。
如上述那样，外部端子p1是指芯片使能端子。在本实施方式的一个例子中使半导体电路2有效的情况下，向外部端子p1施加高电平的电位来作为控制信号s2。此外，在使半导体电路2无效的情况下，向外部端子p1施加低电平的电位来作为控制信号s2。换言之，在向运算放大器op的端子opd输入高电平的信号的情况下，运算放大器op的工作有效。此外，在向运算放大器op的端子opd输入低电平的信号的情况下，运算放大器op的工作无效。
<基于控制信号s2的第一逻辑电路rg1的工作>
mos晶体管tr3的漏极端子的电位在半导体电路2为工作状态（被施加输入电压vdd的状态）并且熔断器f2未被熔断的情况下为与输入电压vdd相同电位（高电平）。因此，或电路or1的输出在为半导体电路2的工作状态并且熔断器f2未被熔断的情况下不管向外部端子p1输入的控制信号s2而总是为高电平。也就是说，在熔断器f2未被熔断的情况并且为半导体电路2的工作状态的情况下，运算放大器op的工作总是有效。
此外，mos晶体管tr3的漏极端子的电位在半导体电路2为停止状态（未被施加输入电压vdd的状态）或熔断器f2被熔断的情况下为与接地相同电位（低电平）。因此，或电路的输出与向外部端子p1输入的控制信号s2一致。也就是说，在熔断器f2被熔断的情况下，基于向外部端子p1输入的控制信号s2来将运算放大器op（半导体电路2）的工作控制为有效或无效。
<基于控制信号s2的第二逻辑电路rg2的工作>
第二逻辑电路rg2所具备的非电路nt2将向外部端子p1输入的控制信号s2反相，并作为信号s1输出。具体地，第二逻辑电路rg2在向外部端子p1（端子rg2a）施加低电平的控制信号s2的情况下将高电平的信号s1从端子rg2b输出。此外，第二逻辑电路rg2在向外部端子p1施加高电平的控制信号s2的情况下将低电平的信号s1从端子rg2b输出。
以后的结构与上述的实施方式同样，因此，省略说明。
<第二实施方式的总结>
如以上说明那样，本实施方式的半导体电路2还具备熔断器f2，运算放大器op具备被输入将该运算放大器op的工作控制为有效或无效的控制信号s2的端子opd，经由第一逻辑电路rg1向端子opd输入从外部端子p1输入的控制信号s2。
在本实施方式的半导体电路2中，在熔断器f2被熔断之前的期间，不管向外部端子p1输入的控制信号s2而将运算放大器op的工作控制为总是有效，在熔断器f2被熔断之后，基于向外部端子p1输入的信号s1来控制运算放大器op的工作。
由此，本实施方式的半导体电路2能够在熔断器f2被熔断之前的期间将外部端子p1用作进行期望的输出电压与检查电压的切换的信号（信号s1）的输入端子，在熔断后（例如，进行筛选等检查之后）将外部端子p1用作芯片使能端子。因此，根据本实施方式的半导体电路2，能够使用在半导体电路2的通常工作中使用的端子（在该一个例子中为作为芯片使能端子的外部端子p1）并且利用简便的结构来进行mos晶体管tr1的检查。
[第三实施方式]
以下，参照图来对本发明的第三实施方式进行说明。
在第二实施方式中，说明了将作为芯片使能端子的外部端子p1用作信号s1的输入端子来对期望的输出电压和检查电压进行切换的半导体电路2。
在第三实施方式中，说明一边使用外部端子p1来对期望的输出电压和检查电压进行切换并且一边能够确认外部端子p1是否作为芯片使能端子发挥作用的半导体电路3。
再有，对与上述的实施方式同样的结构标注相同的附图标记并省略说明。
<半导体电路的结构>
图3是示出第三实施方式的半导体电路3的电路图。
如图3所示那样，本实施方式的半导体电路3具备运算放大器op、mos晶体管tr1、mos晶体管tr2、熔断器f1、第一电阻r1、第二电阻r2、第三电阻r3、外部端子p1、电压输出端子p2、第三逻辑电路rg3、以及第四逻辑电路rg4。
第三逻辑电路rg3具备第一端子（端子rg3a）和第二端子（端子rg3b）。第四逻辑电路rg4具备第一端子（端子rg4a）和第二端子（端子rg4b）。
将端子opd与外部端子p1经由第三逻辑电路rg3连接。具体地，将外部端子p1与端子rg3a连接。将端子rg3b与端子opd连接。此外，将mos晶体管tr2的栅极端子与外部端子p1经由第四逻辑电路rg4连接。具体地，将外部端子p1与端子rg4a连接。将端子rg4b与mos晶体管tr2的栅极端子连接。
第三逻辑电路rg3具备施密特触发器st2和非电路nt3。在端子rg3a与端子rg3b之间按照施密特触发器st2、非电路nt3的顺序串联连接有施密特触发器st2和非电路nt3。施密特触发器st2将所输入的控制信号s2反相并输出。
第四逻辑电路rg4具备施密特触发器st3、非电路nt4、以及非电路nt5。在端子rg4a与端子rg4b之间按照施密特触发器st3、非电路nt4、非电路nt5的顺序串联连接有施密特触发器st3、非电路nt4和非电路nt5。施密特触发器st3将所输入的控制信号s2反相并输出。
再有，与运算放大器op的端子opd和mos晶体管tr2的工作逻辑对应地具备非电路nt3、非电路nt4和非电路nt5。
<半导体电路3的工作>
以下，对半导体电路3的工作进行说明。
如上述那样，外部端子p1是指芯片使能端子。此外，在使半导体电路2有效的情况下，向外部端子p1施加高电平的电位来作为控制信号s2。此外，在使半导体电路2无效的情况下，向外部端子p1施加低电平的电位来作为控制信号s2。
在此，施密特触发器st2和施密特触发器st3的针对输入信号（在该一个例子中为控制信号s2）的阈值分别不同。在以后的说明中，将施密特触发器st2的阈值记载为阈值th2，将施密特触发器st3的阈值记载为阈值th3。在本实施方式的一个例子中，对在阈值th2和阈值th3中阈值th3更大的情况进行说明。
此外，在本实施方式的一个例子中，对作为控制信号s2而向外部端子p1输入的电压（控制信号s2）按照第一状态、第二状态和第三状态的顺序转变的情况进行说明。具体地，控制信号s2在第一状态下为比阈值th3和阈值th2大的电压。此外，控制信号s2在第二状态下为比阈值th3小且比阈值th2大的电压。此外，控制信号s2在第三状态下为比阈值th3和阈值th2小的电压。
<基于控制信号s2的第三逻辑电路rg3的工作>
施密特触发器st2在控制信号s2的电压比阈值th2大的情况下输出高电平的信号。此外，施密特触发器st2在控制信号s2的电压比阈值th2小的情况下输出低电平的信号。因此，在向外部端子p1输入的控制信号s2的电压比阈值th2大的情况下，将高电平的信号从端子rg3b输出，向端子opd输入。此外，在向外部端子p1输入的控制信号s2的电压比阈值th2小的情况下，将低电平的信号从端子rg3b输出，向端子opd输入。
<基于控制信号s2的第四逻辑电路rg4的工作>
施密特触发器st3在控制信号s2的电压比阈值th3大的情况下输出高电平的信号。此外，施密特触发器st3在控制信号s2的电压比阈值th3小的情况下输出低电平的信号。因此，在向外部端子p1输入的控制信号s2的电压比阈值th3大的情况下，将高电平的信号从端子rg4b输出，向mos晶体管tr2的栅极端子输入。此外，在向外部端子p1输入的控制信号s2的电压比阈值th3小的情况下，将低电平的信号从端子rg4b输出，向mos晶体管tr2的栅极端子输入。
<关于各状态的细节>
以下，参照图4来对第一状态、第二状态和第三状态的细节进行说明。
图4是示出第三实施方式的各状态、运算放大器op的工作和mos晶体管tr2的状态的关系的表。
如图4所示那样，在第一状态下，运算放大器op的工作被控制为有效，mos晶体管tr2的状态被控制为截止状态。此外，在第二状态下，运算放大器op的工作被控制为有效，mos晶体管tr2的状态被控制为导通状态。此外，在第三状态下，运算放大器op的工作被控制为无效，mos晶体管tr2的状态被控制为导通状态。
<第三实施方式的总结>
如以上说明那样，本实施方式的半导体电路3具备具有施密特触发器st2的第三逻辑电路rg3和具有施密特触发器st3的第四逻辑电路rg4。在本实施方式的半导体电路3中，施密特触发器st2和施密特触发器st3的阈值分别不同。伴随着使作为控制信号s2而向外部端子p1施加的电压发生变化，本实施方式的半导体电路3输出期望的输出电压（输出电压vout1），输出检查电压（输出电压vout2），使半导体电路3（运算放大器op）的工作为无效状态。
本实施方式的半导体电路3在控制信号s2的电压为比阈值th2和阈值th3高的电压的情况下输出期望的输出电压（输出电压vout1）。由此，本实施方式的半导体电路3能够确认是否从半导体电路3输出期望的输出电压（输出电压vout1）。
此外，本实施方式的半导体电路3在控制信号s2的电压为比阈值th2高且比阈值th3低的电压的情况下在mos晶体管tr1的栅极端子与源极端子之间施加比通常的电压高的检查电压。由此，本实施方式的半导体电路3能够在对半导体电路3进行筛选等检查时在mos晶体管tr1的栅极端子与源极端子之间施加比期望的输出电压高的检查电压。
此外，本实施方式的半导体电路3在控制信号s2的电压比阈值th2和阈值th3低的情况下将运算放大器op的工作控制为无效。由此，本实施方式的半导体电路3能够基于来自芯片使能端子（在该一个例子中为外部端子p1）的输入来检查是否控制运算放大器op的工作。
因此，根据本实施方式的半导体电路3，能够一边使用外部端子p1来对期望的输出电压和检查电压进行切换并且一边确认外部端子p1是否作为芯片使能端子发挥作用。
再有，在上述中，对作为控制信号s2而向外部端子p1输入的电压（控制信号s2）按照第一状态、第二状态和第三状态的顺序转变的情况进行了说明，但是，并不限于此。也可以为控制信号s2按照第三状态、第二状态和第一状态的顺序转变的结构。
附图标记的说明
1、2、3…半导体电路
op…运算放大器
rg1、rg2、rg3、rg4…逻辑电路。