一种片上测试单元及结构的制作方法

本发明涉及集成电路领域，具体而言，涉及一种片上测试单元及结构。

背景技术：

逻辑单元的关键参数主要为单元延迟。逻辑单元延迟参数的特征化验证的传统方法一般是通过保留一个输入端口、其它输入端口固定电位，再多级级联成为环振，通过探卡测试得到环振输出频率，从而验证特征化参数，如图1所示。每一个特征化参数的验证都对应一组环振测试。

但是，当待测逻辑单元、输入端口数目较多即需要验证的特征化参数数量庞大时，端口引出、环振测试探卡制作以及测试工作量巨大。因此，现有技术的逻辑单元的参数测试通过多级级联形成环振的方法会产生较大开销，不利于大规模逻辑单元的参数化测试。

技术实现要素：

有鉴于此，本发明实施例的目的在于提供一种片上测试单元及结构，解决了目前逻辑单元的参数测试时开销较大，不利于大规模逻辑单元的参数化测试的问题。

第一方面，本申请通过一实施例提供如下技术方案：

一种片上测试单元，包括：逻辑单元与异或门电路，所述逻辑单元为两个及两个以上，每个所述逻辑单元重复级联，级联后形成的整体的输入端和输出端分别与所述异或门电路的第一输入端和第二输入端连接。

优选地，所述逻辑单元构成反相器或缓冲器结构。

第二方面，基于同一发明构思，本申请通过一实施例提供如下技术方案：

一种片上测试结构，包括：输入单元、输出单元以及权利要求1-2任一项所述的片上测试单元，所述片上测试单元输入端与所述输入单元的输出端连接，所述片上测试单元输出端与所述输出单元的输入端连接。

优选地，所述输出单元为多路选择器。

优选地，所述片上测试单元数量为2ⁿ条，所述多路选择器具有n个选通端口，n为正整数。

优选地，所述输入单元为译码器。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

本发明提供的一种片上测试单元及结构，与现有技术相比，所述片上测试单元包括：逻辑单元与异或门电路，所述逻辑单元为两个及两个以上，每个所述逻辑单元重复级联，级联后形成的整体的输入端和输出端分别与所述异或门电路的第一输入端和第二输入端连接。通过级联的方式可增大脉冲宽度，既可以提高验证精度，又易于测试设备采集，延迟转换为在片上实现的脉冲，不会受到i/o及测试设备的影响，极大的减小的验证过程中的开销，有利于大规模逻辑单元特征化参数验证。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1是发明提供的一种传统环振测试结构的示意图。

图2是本发明较佳实施例提供的一种片上测试单元的结构示意图；

图3是本发明较佳实施例提供的一种片上测试单元的验证波形图；

图4是本发明较佳实施例提供的一种片上测试结构的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，需要说明的是，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，术语“连接”可以是无线连接也可以是有线的连接。连接可以是信号的连接，信号包括但不限于无线的信。

本发明较佳实施例中提供一种片上测试单元100。

请参照图2，片上测试单元100，包括：逻辑单元与异或门电路。其中，逻辑单元可为逻辑电路构成，逻辑单元为两个以上，每个逻辑单元重复级联，级联后的形成的整体的输入端和输出端分别连接在异或门电路的第一输入端与第二输入端。其中，输入端可直接经过金属连线，通过异或门实现脉冲的产生，脉冲宽度为级联的总延时。

在优选地实施方式中，逻辑单元可构成反相器或缓冲器结构，用于实现延时输出，图2中示出了逻辑单元构成反相器结构的片上测试单元100。此时，级联的多个逻辑单元中的第一个反相器/缓冲器结构的输入端(即为级联后的多个逻辑单元形成的整体的输入端)与异或门电路的第一输入端连接；级联的多个逻辑单元中的最后一个反相器/缓冲器结构的输出端(级联后的多个逻辑单元形成的整体的输出端)与第二输入端连接。

其中，逻辑单元的具体数量可以根据级联后的延迟长短进行具体调整。

例如：

如图3所示，有输出波形a，通过片上测试单元的逻辑单元时得到波形b，通过异或门后得到延时后的验证波形c(脉冲宽度)，可通过增加或减少逻辑单元的数量对延时长短进行调整，当波形a为一个时，验证波形c的脉冲宽度与延时正相关。

该片上测试单元100通过级联的方式增大了脉冲宽度，既可以提高验证精度，又易于测试设备采集，延时转换为在片上实现的脉冲，不会受到i/o及测试设备的影响，极大的减小的验证过程中的开销，有利于大规模逻辑单元特征化参数验证。

在本发明中还提供一种片上测试结构一种片上测试结构300。

请参照图4，片上测试结构300包括：输入单元301、输出单元303以及上述实施例中所述的片上测试单元100，片上测试单元100的第一输入端与输入单元301的输出端连接，片上测试单元100的输出端与输出单元303的输入端连接。

其中，输入单元301用于输入信号。片上测试单元100的数量可为多个，具体的数量可根据待验证的特征化参数单元进行确认，一般的每一个待验证的特征化参数单元可对应一片上测试单元100。通过输入单元301将信号分别输入每个片上测试单元100，然后通过输出单元303进行输出。

本实施例的一种具体实施方式可为，输出单元303可为多路选择器，例如8选1多路选择器，此时所要测试的逻辑单元结构链为8条。输入单元301可为译码器，例如，3-8译码器，此时所要测试的逻辑单元结构链为8条。当片上测试单元100的数量为2ⁿ个时，所述多路选择器具有n个选通端口，n为正整数。在测试时，可根据不同的选通端口分别输出不同通道的(片上测试单元)验证波形。

本实施例中的片上测试结构300通过进一步结合输入单元301与输出单元303，可有利于同时进行大规模的逻辑单元的特征化参数的验证，提高了验证的效率。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。