用于验证PCS子层的逻辑功能的检测电路的制作方法

本实用新型涉及电子电路技术领域，尤其涉及用于验证pcs子层的逻辑功能的检测电路。

背景技术：

车载以太网phy(physical，端口物理层)芯片设计过程中，为了对pcs(physicalcodingsublayer)子层的逻辑功能进行验证，需要设计pma(physicalmediumattachment)子层模拟电路功能，由于pma是模拟电路，一般设计上电路都较为复杂，成本高昂。

因此，如何提供一种对用于验证pcs子层的逻辑功能的检测方案，在保证芯片设计验证的同时，电路简单可行，缩短芯片开发周期是本领域技术人员亟待解决的技术问题。

技术实现要素：

本实用新型实施例提供一种用于验证pcs子层的逻辑功能的检测电路，在保证芯片设计验证的同时，电路简单可行，缩短芯片开发周期。

本实用新型实施例提供一种用于验证pcs子层的逻辑功能的检测电路，包括：fpga模块、dac模块、hybird混合电路、mdi接口电路、可调增益放大器、adc模块、第一比较器、第二比较器以及时钟恢复芯片；

所述fpga模块用于模拟pcs逻辑功能，所述fpga模块的信号发送端与所述dac模块的输入端连接；所述的dac模块的输出端与所述hybird混合电路的输入端连接；所述hybird混合电路的输出端与所述mdi接口电路连接；

所述hybird混合电路的输出端与可调增益放大器的输入端连接；所述可调增益放大器的第一输出端、第二输出端与adc模块的输入端连接，所述adc模块的输出端与所述fpga模块的信号接收端连接；

所述第一比较器的输入端与所述可调增益放大器的第一输出端的连接；所述第二比较器的输入端与所述可调增益放大器的第二输出端的连接；所述第一比较器的输出端、所述第二比较器的输出端与所述fpga模块连接；所述fpga模块将所述第一比较器的第一输出结果与所述第二比较器的输出结果相或，得到nrz(non-return-to-zerocode，不归零编码)信号；所述fpga模块与所述时钟恢复芯片连接；所述时钟恢复芯片接收所述nrz信号，输出信号的参考时钟。

进一步地，所述dac模块为2位数模转换器；

所述dac模块的采样频率大于66msps；

所述dac模块的输入端接收并行4位数字信号；

所述dac模块的输出信号为差分电流pam3电平。

进一步地，所述hybird混合电路用于实现全双工通信下回波信号的消除。

进一步地，所述可调增益放大器的输入端接收差分信号；

所述可调增益放大器的输出端发送差分信号；

所述可调增益放大器采用数字信号控制；

所述可调增益放大器所述增益在+-10db。

进一步地，所述adc模块用于将差分模拟信号转换为8bit并行数字信号；

所述adc模块的采样频率大于133msps。

进一步地，所述第一比较器的输入端与所述可调增益放大器的第一输出端的连接；

所述第一比较器的输入端接收所述可调增益放大器输出的差分信号中的高电平；

所述第二比较器的输入端与所述可调增益放大器的第二输出端的连接；

所述第二比较器的输入端接收所述可调增益放大器输出的差分信号中的低电平；

所述第一比较器与所述第二比较器的电压参考端输入参考电压。

本实用新型实施例提供的一种用于验证pcs子层的逻辑功能的检测电路，通过fpga模块、dac模块、hybird混合电路、mdi接口电路实现信号的发送能工，通过mdi接口电路、hybird混合电路、可调增益放大器、adc模块、第一比较器、第二比较器以及时钟恢复芯片实现信号的接收工作过程以及时钟恢复功能，在保证芯片设计验证的同时，电路简单可行，缩短芯片开发周期。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例提供的一种用于验证pcs子层的逻辑功能的检测电路的电路图。

附图标记：

fpga模块1、dac模块2、hybird混合电路3、mdi接口电路4、可调增益放大器5、adc模块6、第一比较器7、第二比较器8、时钟恢复芯片9。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

下面结合图1描述本实用新型实施例的用于验证pcs子层的逻辑功能的检测电路。图1为本实用新型实施例提供的一种用于验证pcs子层的逻辑功能的检测电路的电路图。

在本实用新型一种具体实施方式中，本实用新型实施例提供一种用于验证pcs子层的逻辑功能的检测电路，包括：fpga(fieldprogrammablegatearray)模块1、dac(数/模转换器)模块2、hybird混合电路3、mdi(mediadependentinterface)接口电路4、可调增益放大器5、adc(模拟数字转换器、analog-to-digitalconverter)模块6、第一比较器7、第二比较器8以及时钟恢复芯片9；

所述fpga模块1用于模拟pcs逻辑功能，所述fpga模块1的信号发送端与所述dac模块2的输入端连接；所述的dac模块2的输出端与所述hybird混合电路3的输入端连接；所述hybird混合电路3的输出端与所述mdi接口电路4连接；

所述hybird混合电路3的输出端与可调增益放大器5的输入端连接；所述可调增益放大器5的第一输出端、第二输出端与adc模块6的输入端连接，所述adc模块6的输出端与所述fpga模块1的信号接收端连接；

所述第一比较器7的输入端与所述可调增益放大器5的第一输出端的连接；所述第二比较器8的输入端与所述可调增益放大器5的第二输出端的连接；所述第一比较器7的输出端、所述第二比较器8的输出端与所述fpga模块1连接；所述fpga模块1将所述第一比较器7的第一输出结果与所述第二比较器8的输出结果相或，得到nrz信号；所述fpga模块1与所述时钟恢复芯片9连接；所述时钟恢复芯片9接收所述nrz信号，输出信号的参考时钟。

本实用新型实施例中的车载以太网phy，是根据标准ieee802.3bw，100base-t1标准设计，具体包括mii/gmii(介质独立接口)子层，pcs(物理编码子层)，pma(物理介质附加)子层，pmd(物理介质相关)子层，mdi子层。100base-t1是ieee针对100mb/s汽车以太网的规范，也可以将其称为ieee802.3bw。“-t1”后缀是一个重要的区别，是指汽车以太网，它与普通100base-t不同。在物理层电气(物理介质附件pma)测试规范中，100base-t1规范定义了发送端最大峰值差分输出的测试，100base-t1规范在唤醒命令的协议时序上存在一些差异，以使这些时段更短。

phy在发送数据的时候，收到mac过来的数据(对phy来说，没有帧的概念，对它来说，都是数据而不管什么地址，数据还是crc.对于100basetx因为使用4b/5b编码，每4bit就增加1bit的检错码)，然后把并行数据转化为串行流数据，再按照物理层的编码规则把数据编码，再变为模拟信号把数据送出去.收数据时的流程反之.phy还有个重要的功能就是实现csma/cd的部分功能.它可以检测到网络上是否有数据在传送，如果有数据在传送中就等待，一旦检测到网络空闲，再等待一个随机时间后将送数据出去.如果两个碰巧同时送出了数据，那样必将造成冲突，这时候，冲突检测机构可以检测到冲突，然后各等待一个随机的时间重新发送数据.这个随机时间很有讲究的，并不是一个常数，在不同的时刻计算出来的随机时间都是不同的，而且有多重算法来应付出现概率很低的同两台主机之间的第二次冲突。

具体地，在本实施例中，信号发送工作过程如下：fpga模块1为可编程逻辑芯片，主要实现phy芯片pcs子层数逻辑功能；2位数模转换器dac模块2，fpga模块1模拟pcs子层发送的数字信号进入dac模块2，转换为模拟信号，dac模块2可以选用采样频率大于66msps，数字输入并行4位，输出为差分电流输出，可实现pam3电平输出；hybrid混合电路3可实现全双工下回波信号的消除，发送信号经过dac和hybrid混合电路后，可发送至mdi接口电路44上，从而完成信号的发送。

更具体地，信号接收工作过程如下：信号从mdi接口电路4和hybrid混合电路接收后，信号会出现不同程度的衰减，可调增益放大器55，简称vga，vga选择差分输入差分输出、数字信号控制，调整增益在+-10db左右范围，信号经过vga后幅度得到调整，模数转换器adc模块66，可将差分模拟信号转换为8bit并行数字信号，adc选用采样频率大于133msps，可实现不失真信号采样；adc输出的8bit数字信号进入fpga模块1模拟的pcs层进行处理，从而实现信号的接收。

当然，还需要时钟信号的恢复，在信号接收过程中，需要从接收信号中恢复参考时钟供phy芯片的slave端使用，接收信号经过vga幅度调整以后，其差分信号的p和n分别进入比较器(7)，差分信号的p端与第一比较器77连接，差信号的n端与第二比较器88连接；进而分别与参考电压进行比较，将pam3((pulseamplitudemodulation，脉冲幅度调制))电平转换为2个nrz电平信号，进fpga进行相或以后，成为一个完整的nrz信号，再输出给时钟恢复芯片9cdr(8)，从而恢复出信号的参考时钟。

进一步地，对于dac模块2，dac模块2主要由数字寄存器、模拟电子开关、位权网络、求和运算放大器和基准电压源(或恒流源)组成。用存于数字寄存器的数字量的各位数码，分别控制对应位的模拟电子开关，使数码为1的位在位权网络上产生与其位权成正比的电流值，再由运算放大器对各电流值求和，并转换成电压值。本实施例中的dac模块2可以为2位数模转换器；dac模块2的采样频率大于66msps；dac模块2的输入端接收并行4位数字信号；dac模块2的输出信号为差分电流，pam3电平。

更进一步地，对于hybird混合电路3，其可以实现全双工通信下回波信号的消除。对于可调增益放大器5，该可调增益放大器5的输入端接收差分信号；所述可调增益放大器5的输出端发送差分信号；所述可调增益放大器5采用数字信号控制；所述可调增益放大器5所述增益在+-10db。

值得说明的是，adc模块6用于将差分模拟信号转换为8bit并行数字信号；所述adc模块6的采样频率大于133msps，从而实现无损采样，为了实现时钟信号的恢复，所述第一比较器7的输入端与所述可调增益放大器5的第一输出端的连接；所述第一比较器7的输入端接收所述可调增益放大器5输出的差分信号中的高电平；所述第二比较器8的输入端与所述可调增益放大器5的第二输出端的连接；所述第二比较器8的输入端接收所述可调增益放大器5输出的差分信号中的低电平；所述第一比较器7与所述第二比较器8的电压参考端输入参考电压。

本实用新型实施例提供的一种用于验证pcs子层的逻辑功能的检测电路，通过fpga模块、dac模块、hybird混合电路、mdi接口电路实现信号的发送能工，通过mdi接口电路、hybird混合电路、可调增益放大器、adc模块、第一比较器、第二比较器以及时钟恢复芯片实现信号的接收工作过程以及时钟恢复功能，在保证芯片设计验证的同时，电路简单可行，缩短芯片开发周期。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。