基于电荷的电容测量的系统及方法与流程

本揭示案中所描述的技术大体而言是关于受测装置的基于电荷的两步骤电容测量。

背景技术：

随着小型、移动及远端技术的研发(例如，物联网(internetofthings，iot))，低功率应用受到愈来愈多的关注。金属氧化物金属(metal-oxide-metal，mom)电容可用于高解析度应用，诸如，切换式电容或渐进近似式模拟数字转换器(successiveapproximateanalog-to-digitalconverter，sar-adc)。利用本文中所描述的结构的电容测量的评估可辅助满足iot应用中低功率电路的关键准则。

技术实现要素：

本揭示内容包含一种用于基于电荷的电容测量的系统。系统包括第一伪反相器电路、第二伪反相器电路、控制电路以及屏蔽金属。控制电路耦接在第一伪反相器电路与第二伪反相器电路之间。控制电路用以为第一伪反相器电路及第二伪反相器电路产生独立且不重叠的控制信号。屏蔽金属耦接至第一伪反相器电路、第二伪反相器电路以及控制电路。屏蔽金属用以耗散第一伪反相器电路或第二伪反相器电路中的至少一者的寄生电容量。受测装置耦接至第一伪反相器电路及第二伪反相器电路中的每一者。

本揭示内容包含一种用于基于电荷的电容测量的方法，方法包含：将一第一电压施加至一第一伪反相器电路，以及将一第二电压施加至一第二伪反相器电路，其中一受测装置耦接在第一伪反相器电路与第二伪反相器电路之间；测量受测装置的一第一电容量，其中第一电容量包含受测装置的一电容量及一寄生电容量；在测量第一电容量之后，测量寄生电容量；以及基于第一电容量及寄生电容量来判定受测装置的电容量。

本揭示内容包含一种用于基于电荷的电容测量的系统。系统包含第一驱动器电路、第二驱动器电路及控制电路。控制电路，耦接在第一驱动器电路与第二驱动器电路之间，控制电路用以为第一驱动器电路及第二驱动器电路产生独立且不重叠的多个控制信号。受测装置耦接至第一驱动器电路及第二驱动器电路中的每一者。

附图说明

当结合附图理解时，根据以下详细描述最佳理解本揭示案的态样。应当注意，根据业界的标准实践，各种特征并未按比例绘制。事实上，出于论述清楚的目的，可任意地增大或缩小各种特征的尺寸。

图1为示例性方块图，图示根据本揭示案的各种实施例的用于基于电荷的电容测量的电路；

图2为示例性电路示意图，图示与根据本揭示案的各种实施例的基于电荷的两阶段电容测量一起使用的电性部件；

图3为另一示例性电路示意图，图示与根据本揭示案的各种实施例的基于电荷的两阶段电容测量一起使用的电性部件；

图4为示例性示意图，图示根据本揭示案的各种实施例的产生输入至驱动器#1的控制信号cn1及cp1的时序图的控制电路；

图5为示例性示意图，图示根据本揭示案的各种实施例的图1的受测装置的驱动器的实体耦接；

图6为示例性流程图，图示根据本揭示案的各种实施例的用于测量基于电荷的电容的方法。

不同附图中的对应元件符号及符号大体而言是指对应元件，除非另有指示。绘制附图以清晰地图示实施例的相关态样，并且附图未必按比例绘制。

【符号说明】

100:系统

110:受测装置(dut)

120:驱动器、驱动器电路

130:驱动器、驱动器电路

140:控制电路

200:电路示意图

212:电容量、电容

214:寄生电容

216:寄生电容量

224:pmos晶体管

226:nmos晶体管

300:电路示意图

334:晶体管

336:晶体管

400:示意图

442:信号产生器

500:示意图

510:信号通道

520:共用通道

530:屏蔽金属

600:流程图

610:步骤

620:步骤

630:步骤

640:步骤

具体实施方式

以下揭示案提供了用于实施所提供标的的不同特征的许多不同实施例或实例。下文描述部件及配置的具体实例以简化本揭示案。当然，这些仅仅为实例且并非意欲限制性的。例如，在以下描述中，在第二特征之上或在其上制造第一特征可包括将第一特征及第二特征制造为直接接触的实施例，且亦可包括可在第一特征与第二特征之间制造额外特征以使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可重复各种实例中的元件符号及/或字母。此重复是出于简单与清晰的目的，且其自身不指示所论述的各种实施例及/或配置之间的关系。

本文中可使用空间相对术语，诸如“下方”、“在…之下”、“下”、“上方”、“上”、“在…前方”、“在…后方”等，以便于描述，以描述一个元件或特征与另一(些)元件或特征的关系，如附图中所图示。空间相对术语意欲涵盖装置使用时或操作时除附图中所描绘的定向以外的不同定向。可以其他方式来定向装置(旋转90度或以其他定向)，且可同样相应地解释本文所使用的空间相对描述词。

描述了本揭示案的一些实施例。可在这些实施例中所描述的阶段之前、期间、及/或之后提供额外操作。可针对不同实施例代替或消除所描述的阶段中的一些。可向半导体装置添加额外特征。可针对不同实施例代替或消除下文所描述的特征中的一些。尽管通过以特定次序执行的操作论述一些实施例，这些操作可以另一逻辑次序执行。

高解析度模拟电路(诸如，模拟数字转换器(analog-to-digitalconverter，adc))用于将模拟信号(例如，连续波形信号)转换为数字信号(例如，离散的“1”或“0”)。这些电路用于日常电子设备中，诸如，手机及膝上型计算机。高解析度模拟电路的解析度限定可由电路测量的最小电荷(例如，电压)。换言之，解析度判定高解析度模拟电路的测量的精确程度。高解析度模拟电路可能经受金属氧化物金属(metal-oxide-metal，mom)失配。例如，当一对mom装置(例如，电容)应当电性相同(例如，相同电容量值或电/磁场感应值)，但是现实中电性不同(例如，不同电容量值或电/磁场感应值)时，mom失配发生。失配可源于布局设计及/或制程灵敏度。制程灵敏度可由晶圆上的偏差引起。例如，在制造步骤期间晶圆上的不均匀蚀刻或气体在晶圆上不同点处的不均匀流动可致使同一晶圆上或同一晶片上不同位置之间的部件偏差。特征密度差异亦可致使蚀刻率的偏差，从而形成制程灵敏度。在镶嵌制程中，例如，更关键的制程灵敏度来源来自铜(cu)化学机械平坦化(chemicalmechanicalplanarization，cmp)(例如，cu图案密度、浆料均匀性，以及来自研磨衬垫的变形)。

尽管一些制程偏差可能不可避免，但是可采取特定措施来减轻那些偏差的影响。例如，如本文中所描述，可利用电场及磁场控制来使mom失配(例如，耦接误差)最小。在实施例中，本文所描述的基于电荷的两步骤测量系统及方法可使用时序调整及屏蔽金属来侦测及修补mom失配。

图1为示例性方块图，图示根据本揭示案的各种实施例的用于基于电荷的电容测量的系统100。系统100包括受测装置(deviceundertest，dut)110、两个驱动器电路(例如，驱动器#1120及驱动器#2130)，以及控制电路140。dut110可包括一或多个mom电容。驱动器电路120、130耦接至dut110。控制电路140耦接至驱动器120、130。驱动器电路120、130由控制电路140以两个独立步骤选择性地操作。基于在两个步骤中的每一步骤期间测量dut110内的电流值，判定dut110中是否存在任何失配。基于这些电流值，判定dut110的电容量，该电容量进而识别dut110内是否存在任何失配。

图2为示例性电路示意图200，图示与根据本揭示案的各种实施例的基于电荷的两阶段电容测量一起使用的电性部件。驱动器#1120包括具有晶体管224、226的伪反相器电路。更具体而言，pmos晶体管224的源极/漏极端耦接至供应电压vdd1。pmos晶体管的另一源极/漏极端电耦接至nmos晶体管226的源极/漏极端。nmos晶体管226的另一源极/漏极端电耦接至接地。pmos晶体管224的栅极端电耦接至控制电路140(图2中未示出)并且接收控制信号cp1，控制信号cp1控制pmos晶体管224的操作。类似地，nmos晶体管226的栅极端电耦接至控制电路140(图2中未示出)并且接收控制信号cn1，控制信号cn1控制nmos晶体管226的操作。

可基于驱动器#1120及受测装置110(独立于驱动器#2)的电性参数来判定mom失配，如图3中更详细地描述。dut110电耦接在驱动器#1120与驱动器#2130之间。更具体而言，dut110的一端电耦接至pmos晶体管224及nmos晶体管226的源极/漏极端的共用耦接。在第一测量步骤中，控制信号cp1及控制信号cn1为逻辑低(“0”)。当控制信号cp1为逻辑低时，pmos晶体管224充当接通开关。当控制信号cn1为逻辑低时，nmos晶体管226充当断开开关。换言之，电压供应vdd1耦接至寄生电容214与受测装置的电容量cdut212两者的端。归因于驱动器#2的操作，如图3中更详细地论述，受测装置的电容量cdut212是接至接地。通过驱动器#1120内晶体管的这些配置，流经电路的电流可特征化如下：

ivdd1＝(cdut+cpar1)(vdd1)(f)(1)

其中cdut为受测装置的电容量212，cpar1为寄生电容214的寄生电容量，vdd1为供应电压，并且f为与由控制电路140产生的控制信号相关联的频率。

在第二测量步骤期间，控制信号cp1与cn1两者均为逻辑低(“0”)。当控制信号cp1为逻辑低时，pmos晶体管224充当接通开关。当控制信号cn1为逻辑低时，nmos晶体管226充当断开开关。换言之，pmos晶体管224促进电压源vdd1至寄生电容214的电耦接。通过驱动器#1120内晶体管的这些配置，流经电路的电流可特征化如下：

ivdd1＝(cpar1)(vdd1)(f).(2)

受测装置的电容量cdut212是通过自等式(1)减去等式(2)而计算得到，这样得到以下表达式：

其中iac1为在第一测量步骤期间测量的电流，而iac2为在第二测量步骤期间测量的电流。此计算的标准偏差可表达如下：

其中sd表示标准偏差函数。

图3为另一示例性电路示意图300，图示与根据本揭示案的各种实施例的基于电荷的两阶段电容测量一起使用的电性部件。亦已知为虚设驱动器的驱动器#2130包括具有两个晶体管334、336的伪反相器电路。更具体而言，pmos晶体管334的源极/漏极端电耦接至电压源vdd2。pmos晶体管的另一源极/漏极端电耦接至nmos晶体管336的源极/漏极端。nmos晶体管336的另一源极/漏极端电耦接至接地。pmos晶体管334的栅极端耦接至控制电路140(图3中未示出)并且接收控制信号cp2，控制信号cp2控制pmos晶体管334的操作。类似地，nmos晶体管336的栅极端电耦接至控制电路140(图3中未示出)并且接收控制信号cn2，控制信号cn2控制nmos晶体管336的操作。

在一些实施例中，驱动器#2130可称为虚设电路。驱动器#1120与第一功率域相关联。驱动器#2130与第二功率域相关联。第一功率域与第二功率域彼此独立且不同。控制信号cn1、cn2、cp1、cp2均为彼此亦独立的不重叠信号。

dut110电耦接在驱动器#1120与驱动器#2130之间。更具体而言，dut110的一端电耦接在pmos晶体管224及nmos晶体管226的源极/漏极端的共用耦接。dut110的另一端电耦接在pmos晶体管334及nmos晶体管336的源极/漏极端的共用耦接。如图3所图示，dut110可由电容量cdut212特征化。另外，驱动器#1120至dut110的耦接创建由寄生电容cpar1214表示的寄生电容量。同样，驱动器#2130至dut110的耦接创建由寄生电容cpar2216表示的寄生电容量。

在第一测量步骤(如图3所示)期间，控制信号cp1及控制信号cn1为逻辑低(“0”)，并且控制信号cp2及cn1为逻辑高(“1”)。当控制信号cp1为逻辑低时，pmos晶体管224充当接通开关。当控制信号cn1为逻辑低时，nmos晶体管226充当断开开关。换言之，电压供应vdd1耦接至寄生电容214与受测装置的电容量cdut212两者的端。类似地，当控制信号cp2为逻辑高时，pmos晶体管334充当断开开关，并且供应电压vdd2保持与受测装置的电容cdut212断开电耦接。当控制信号cn2为逻辑高时，nmos晶体管336充当接通开关并且将受测装置的电容cdut212的端电连接至接地。

在第二测量步骤期间，控制信号cp1、cn1、cp2、cn2均为逻辑低(“0”)。当控制信号cp1为逻辑低时，pmos晶体管224充当接通开关。当控制信号cn1为逻辑低时，nmos晶体管226充当断开开关。类似地，当控制信号cp2为逻辑低时，pmos晶体管334充当接通开关。当控制信号cn2为逻辑低时，nmos晶体管336充当断开开关。换言之，pmos晶体管224促进电压源vdd1至寄生电容214的电耦接。

图4为示例性示意图400，图示根据本揭示案的各种实施例的产生输入至驱动器#1的控制信号cn1及cp1的时序图的控制电路。控制电路140包括信号产生器(signalgenerator，sg)442，信号产生器(sg)442耦接至nov电路346。nov电路由控制电压vctrl驱动。nov电路346产生提供至pmos晶体管224的栅极的控制信号cp1，以及提供至nmos晶体管226的栅极的控制信号cn1。如图4的时序图所图示，每一控制信号cp1及cn1为独立且不重叠的信号。控制信号cp1的上升/下降边缘与控制信号cn1的上升/下降边缘之间的时序差异为可调谐时序边际。可使用控制电路140来调整此时序边际。

图5为示例性示意图500，图示根据本揭示案的各种实施例的图1的受测装置110的驱动器的实体耦接。如图1中先前所论述，驱动器#1120及驱动器#2130电耦接至受测装置110。此受测装置110包括可能具有失配的mom晶体管对。驱动器与受测装置110的mom对之间的电耦接包括信号通道510、共用通道520，以及屏蔽金属530。屏蔽金属530耗散驱动器#1120或驱动器#2130中的至少一者的寄生电容量的一些。

图6为示例性流程图600，图示根据本揭示案的各种实施例的用于测量基于电荷的电容的方法,。尽管为了易于理解本文参照先前所描述的结构描述图6，应当理解，方法亦适用于许多其他结构。在步骤610，将第一电压vdd施加至第一伪反相器电路(例如，具有pmos晶体管224及nmos晶体管226的驱动器#1120)，并且将第二电压施加至第二伪反相器电路(例如，具有pmos晶体管334及nmos晶体管336的驱动器#2130)。受测装置110耦接在第一伪反相器电路(例如，具有pmos晶体管224及nmos晶体管226的驱动器#1120)与第二伪反相器电路(例如，具有pmos晶体管334及nmos晶体管336的驱动器#2130)之间。在步骤620，测量受测装置110的第一电容量。第一电容量包括受测装置的电容量及寄生电容量(例如，由等式(1)特征化)。在测量第一电容量之后，在步骤630，测量寄生电容量(例如，由等式(2)特征化)。在步骤640，基于第一电容量及寄生电容量(例如，由等式(3)特征化)来判定受测装置的电容量cdut。

如本文所描述的各种电路及方法的使用可提供大量优点。例如，可归因于低电流标准偏差而改善测试准确性。本文中所描述的电路及方法通过vctrl提供较好的时序边际控制。可通过插入屏蔽金属来移除共用通道与信号通道之间的额外寄生电容。

在一个实施例中，一种用于基于电荷的电容测量的系统包括第一伪反相器电路、第二伪反相器电路、控制电路以及屏蔽金属。控制电路耦接在第一伪反相器电路与第二伪反相器电路之间。控制电路用以为第一伪反相器电路及第二伪反相器电路产生独立且不重叠的控制信号。屏蔽金属耦接至第一伪反相器电路、第二伪反相器电路以及控制电路。屏蔽金属用以耗散第一伪反相器电路或第二伪反相器电路中的至少一者的寄生电容量。受测装置耦接至第一伪反相器电路及第二伪反相器电路中的每一者。在一些实施例中，在一第一时间中，不重叠的控制信号促进受测装置的一电容量及一寄生电容量的特征化，并且其中在一第二时间中，不重叠的控制信号促进受测装置的电容量的特征化。在一些实施例中，其中受测装置的电容量表达如下：

cdut为受测装置的电容量，iac1为由寄生电容量感应的电流，iac2为由受测装置感应的电流，vdd1为一供应电压，并且f为一时脉频率。在一些实施例中，第一伪反相器电路由一第一控制信号控制，第二伪反相器电路由一第二控制信号控制，并且第一控制信号及第二控制信号为多个不重叠且独立的输入信号。在一些实施例中，第一伪反相器电路耦接至一第一功率供应，并且第二伪反相器电路耦接至一第二功率供应，并且其中第一功率供应及第二功率供应彼此不同。在一些实施例中，第一伪反相器电路包含串联耦接在一起的一第一对晶体管，并且第二伪反相器电路包含串联耦接在一起的一第二对晶体管。

在另一实施例中，一种用于基于电荷的电容测量的方法包括将第一电压施加至第一伪反相器电路，以及将第二电压施加至第二伪反相器电路。受测装置耦接在第一伪反相器电路与第二伪反相器电路之间。方法进一步包括测量受测装置的第一电容量。第一电容量包括受测装置的电容量及寄生电容量。方法亦包括在测量第一电容量之后测量寄生电容量。最后，方法包括基于第一电容量及寄生电容量来判定受测装置的电容量。在一些实施例中，在一第一时间中，多个不重叠控制信号促进受测装置的电容量及寄生电容量的特征化，并且其中在一第二时间中，不重叠控制信号促进受测装置的电容量的特征化。在一些实施例中，受测装置的电容量表达如下：

cdut为受测装置的电容量，iac1为由寄生电容量感应的电流，iac2为由受测装置感应的电流，vdd1为一供应电压，并且f为一时脉频率。在一些实施例中，第一伪反相器电路由一第一控制信号控制，第二伪反相器电路由一第二控制信号控制，并且第一控制信号及第二控制信号为多个不重叠且独立的输入信号。在一些实施例中，第一伪反相器电路耦接至一第一功率供应，并且第二伪反相器电路耦接至一第二功率供应，并且其中第一功率供应及第二功率供应彼此不同。在一些实施例中，第一伪反相器电路包含串联耦接在一起的一第一对晶体管，并且第二伪反相器电路包含串联耦接在一起的一第二对晶体管。

在又一实施例中，一种用于基于电荷的电容测量的系统包括第一驱动器电路、第二驱动器电路以及控制电路，控制电路耦接在第一驱动器电路与第二驱动器电路之间。控制电路用以为第一驱动器电路及第二驱动器电路产生独立且不重叠的控制信号。受测装置耦接至第一驱动器电路及第二驱动器电路中的每一者。在一些实施例中，第一驱动器电路包含一第一对晶体管，并且第二驱动器电路包含一第二对晶体管。在一些实施例中，在一第一时间中，不重叠的控制信号促进受测装置的一电容量及一寄生电容量的特征化，并且其中在一第二时间中，不重叠的控制信号促进受测装置的电容量的特征化。在一些实施例中，受测装置的电容量表达如下：

cdut为受测装置的电容量，iac1为由寄生电容量感应的电流，iac2为由受测装置感应的电流，vdd1为一供应电压，并且f为一时脉频率。在一些实施例中，第一伪反相器电路由一第一控制信号控制，第二伪反相器电路由一第二控制信号控制，并且第一控制信号及第二控制信号为多个不重叠且独立的输入信号。在一些实施例中，第一伪反相器电路耦接至一第一功率供应，并且第二伪反相器电路耦接至一第二功率供应，并且其中第一功率供应及第二功率供应彼此不同。在一些实施例中，第一伪反相器电路包含串联耦接在一起的一第一对晶体管，并且第二伪反相器电路包含串联耦接在一起的一第二对晶体管。在一些实施例中，控制电路包含一信号，信号产生具有一可调谐时序边际以用于产生不重叠的控制信号。

前述概述了若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的多个态样。熟悉此项技术者应当理解，他们可容易地将本揭示案用作设计或修改其他制程与结构的基础，以用于实施与本文所介绍的实施例相同的目的及/或达成相同的优点。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭示案的精神及范畴，而是可在不偏离本揭示案的精神及范畴的情况下进行各种改变、替换及更改。