一种芯片故障测试装置、系统及方法与流程

1.本发明涉及芯片故障测试领域，尤其涉及一种芯片故障测试装置、系统及方法。


背景技术：

2.对于adc(模数转换器)和dac(数模转换器)芯片类物料来说，单纯从外观进行观察无法判断芯片的好坏程度，只有等到板卡设计完成，上板焊接测试后才能判断芯片的好坏和性能指标，这样就造成了芯片采购期和验证期之间在时间上的错位延迟，板卡设计到上板焊接测试验证的过程所花费的时间可能已经超过了商品质保期，同时也大大拖延了项目进度安排，因此针对此类芯片设计对应的测试设备是很有必要的。
3.如图1所示，常见的adc芯片测试设备包含测试板卡和fpga，测试板卡设有模拟输入端口，数字输出端口，时钟端口，以及配置端口。adc芯片完成配置后，在板载时钟的驱动下将标准信号源产生单载波转换完成后数字信号输出给fpga，通过fpga进行数据的锁存和抓取，再对数据进行fft频谱分析查看adc芯片的性能指标是否符合预期。
4.如图2所示，常见的dac芯片测试设备包含测试板卡和fpga，测试板卡设有模拟输出端口，数字输入端口，时钟端口，以及配置端口。dac芯片完成配置后，在同源时钟的驱动下，dds(信号发生器)产生标准的数字信号，通过fpga传输给dac芯片进行数据的锁存，数据经过模数转换后变为模拟信号，模拟信号再输出到频谱仪上，从而查看snr和sfdr相关性能指标是否符合预期。
5.由此可见，目前的adc芯片测试设备和dac芯片测试设备均需要fpga参与，需花费大量时间修改和编译fpga专用的硬件语言，测试效率不高。


技术实现要素：

6.本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种芯片故障测试装置、系统及方法，无需fpga参与故障测试，可以简化测试流程并快速验证被测试的adc芯片以及被测试的dac芯片是否存在故障。
7.为解决上述技术问题，本发明提出的技术方案为：
8.一种芯片故障测试装置，包括测试板卡，所述测试板卡上设有用于安装被测试的adc芯片的adc芯片测试座和用于安装被测试的dac芯片的dac芯片测试座，还设有信号输入端口和信号输出端口，所述信号输入端口依次通过被测试的adc芯片以及被测试的dac芯片和信号输出端口连接并形成测试通道。
9.进一步的，所述测试板卡上设有第一连接器、第二连接器以及用于将第一连接器与第二连接器相连的线缆，被测试的adc芯片依次通过第一连接器以及第二连接器和被测试的dac芯片连接，所述第一连接器输出侧设有第一端子，所述第二连接器输入侧设有第二端子，所述第一端子和被测试的adc芯片输出端的引脚一一对应，所述第二端子和被测试的dac芯片输入端的引脚一一对应，且第一端子、第二端子和线缆分别一一对应，且每个第一端子通过线缆与对应的第二端子可拆卸连接。
10.进一步的，所述第一端子、第二端子分别为插孔，所述线缆两端分别设有插头，所述插头插设于对应的插孔中。
11.进一步的，所述线缆为等长线缆。
12.进一步的，所述测试板卡还设有时钟端口，所述时钟端口和被测试的adc芯片的时钟端以及被测试的dac芯片的时钟端连接。
13.进一步的，所述测试板卡上还设有配置端口，所述配置端口通过spi或者i2c总线和被测试的adc芯片的配置端以及被测试的dac芯片的配置端连接。
14.进一步的，还包括频谱仪，所述频谱仪的输入端和信号输出端口连接。
15.进一步的，还包括逻辑分析仪，所述逻辑分析仪的输入端和被测试的adc芯片输出端连接。
16.本发明还提出一种芯片故障测试系统，包括上位机和芯片故障测试装置，所述芯片故障测试装置为任一所述的芯片故障测试装置，所述上位机和被测试的adc芯片以及被测试的dac芯片的配置端连接。
17.本发明还提出一种芯片故障测试方法，应用于任一所述的芯片故障测试装置，其特征在于，包括以下步骤：
18.s1)将被测试的adc芯片安装于adc芯片测试座，将被测试的dac芯片安装于dac芯片测试座；
19.s2)根据被测试的adc芯片输出端的引脚定义以及被测试的dac芯片输入端的引脚定义，分别配置第一连接器输出侧对应的第一端子以及第二连接器输入侧对应的第二端子，将对应的第一端子和对应的第二端子通过线缆连接；
20.s3)根据被测试的adc芯片以及被测试的dac芯片支持的采样率和回放率，将对应的时钟信号输入时钟端口；
21.s4)将上位机和配置端口连接，配置被测试的adc芯片以及被测试的dac芯片的采样率和工作模式；
22.s5)外部信号源向信号输入端口输入标准测试信号，通过频谱仪查看信号输出端口的输出信号，若输出信号波形满足要求且被测试的adc芯片以及被测试的dac芯片性能指标符合预期，则被测试的adc芯片以及被测试的dac芯片无故障，结束并退出，否则执行步骤s6)；
23.s6)将线缆与第二端子断开连接，并将线缆连接逻辑分析仪，通过上位机配置被测试的adc芯片输出递增数或者固定数，通过逻辑分析仪判断是否存在连接性问题或者时序问题，是则被测试的adc芯片故障，否则被测试的dac芯片故障。
24.与现有技术相比，本发明的优点在于：
25.1.本发明的芯片故障测试装置中，测试板卡上将信号输入端口、被测试的adc芯片、被测试的dac芯片和信号输出端口依次连接形成测试通道进行回环测试，由于adc和dac是两种功能对等的器件，因此观察测试板卡输入信号和输出信号的差别是否满足要求就能确定每一对被测试的adc芯片以及被测试的dac芯片是否存在故障，可以及时剔除出存在故障的每一对adc芯片以及dac芯片，同时也不需要fpga参与故障测试，一方面降低了设备成本，另一方面也节约了进行fpga硬件语言编译的时间。
26.2.本发明的芯片故障测试装置中，测试板卡上设置有adc芯片测试座以及dac芯片
测试座，从而在无需焊接的情况下就可以对每一对被测试的adc芯片以及被测试的dac芯片快速进行故障验证。
27.3.本发明的芯片故障测试装置中，测试板卡上设置第一连接器和第二连接器，第一连接器输出侧的第一端子、被测试的adc芯片输出端的引脚、被测试的dac芯片输入端的引脚以及第二连接器输入侧的第二端子分别一一对应，且每个第一端子通过线缆与对应的第二端子可拆卸连接，因此对于被测试的adc芯片以及被测试的dac芯片，在引脚定义发生变化的情况下，也可以及时调整对应的第一端子和第二端子并重新连接，从而增加了对于不同型号adc芯片以及dac芯片进行故障测试的适用性。
附图说明
28.图1为现有的adc芯片测试设备连接关系及工作原理图。
29.图2为现有的dac芯片测试设备连接关系及工作原理图。
30.图3为本发明实施例的芯片故障测试系统连接关系及工作原理图。
31.图4为本发明实施例中确定具体故障对象时的工作原理图。
具体实施方式
32.以下结合说明书附图和具体优选的实施例对本发明作进一步描述，但并不因此而限制本发明的保护范围。
33.对于典型的adc芯片，其包括用于接收模拟信号的输入端、用于输出数字信号的输出端，还包括供电端、接地端、时钟端和配置端；与之对应的，对于典型的dac芯片，其包括用于接收数字信号的输入端、用于输出模拟信号的输出端，还包括供电端、接地端、时钟端和配置端，因此从理论上来说，adc芯片和dac芯片是两种功能对等的器件，将模拟信号依次经过无故障的adc芯片和dac芯片，输出的信号应该仍然为模拟信号，这样就可以在无需fpga参与的情况下针对一个包括adc芯片和dac芯片的测试组进行回环测试以确定每个测试组是否存在故障。选择adc芯片作为第一级是为了方便调整外部信号源修改待测试信号参数便于自动化测试
34.基于上述思路，如图3所示，本发明提出一种芯片故障测试装置，包括测试板卡，所述测试板卡上设有用于安装被测试的adc芯片的adc芯片测试座和用于安装被测试的dac芯片的dac芯片测试座，还设有信号输入端口和信号输出端口，所述信号输入端口依次通过被测试的adc芯片以及被测试的dac芯片和信号输出端口连接并形成测试通道。通过上述结构，被测试的adc芯片和被测试的dac芯片被连接进行回环测试，如果信号输出端口输出的模拟信号满足要求，则被测试的adc芯片和被测试的dac芯片不存在故障，否则被测试的adc芯片和被测试的dac芯片中有至少一个芯片存在故障，这样就能够实现对于待测试的adc芯片和dac芯片中无故障测试组的快速筛选，同时由于不需要fpga参与故障测试，也无需花费时间来修改和编译fpga专用的硬件语言。
35.本实施例中，adc芯片测试座和dac芯片测试座分别采用快拆芯片测试座，快拆芯片测试座包括底座和压板，底座设有与芯片的引脚一一对应的触点，被测试的adc芯片和被测试的dac芯片放入对应快拆芯片测试座的底座后盖上压板，通过压板的下压力使得芯片引脚和对应触点接触，即可上电进行测试，测试结束后打开压板就可以拿出被测试的adc芯
片和被测试的dac芯片，从而在无需焊接的情况下就可以进行快速测试。
36.本实施例中，被测试的adc芯片输出端的引脚数量和被测试的dac芯片输入端的引脚数量相同，最常用的中高速adc数据接口为lvds电平，位数不超过16bit，因此本实施例中被测试的adc芯片输出端的引脚数量和被测试的dac芯片输入端的引脚数量均为16+1个。
37.在实际情况下，对于不同型号的adc芯片，其引脚的定义可能不相同，例如当前型号中5号引脚为gnd，但另一型号中5号引脚为tx，同理对于不同型号的dac芯片也可能存在上述情况。为了能够提高本实施例的芯片故障测试装置的适用性，如图3所示，本实施例中，所述测试板卡上设有第一连接器、第二连接器以及用于将第一连接器与第二连接器相连的线缆，adc芯片测试座中，被测试的adc芯片输出端引脚对应的触点和第一连接器输入侧连接，dac芯片测试座中，被测试的dac芯片输入端引脚对应的触点和第二连接器输出侧连接，使得被测试的adc芯片输出端依次通过第一连接器以及第二连接器和被测试的dac芯片输入端连接，所述第一连接器输出侧设有第一端子，所述第二连接器输入侧设有第二端子，所述第一端子和被测试的adc芯片输出端的引脚一一对应，所述第二端子和被测试的dac芯片输入端的引脚一一对应，且第一端子、第二端子和线缆分别一一对应，且每个第一端子通过线缆与对应的第二端子可拆卸连接。
38.通过上述结构，由于第一连接器输出侧的第一端子、被测试的adc芯片输出端的引脚、被测试的dac芯片输入端的引脚以及第二连接器输入侧的第二端子分别一一对应，且第一端子通过线缆和对应的第二端子可拆卸连接，那么当下一组中被测试的adc芯片或被测试的dac芯片因型号不同，导致被测试的adc芯片输出端引脚或者被测试的dac芯片输入端引脚定义发生改变时，只需要调整每个第一端子和对应的第二端子的连接关系，即断开当前所有线缆与第二端子的连接，按照新的第一端子和第二端子的对应关系，将第一端子对应的线缆与对应的第二端子连接，即可保证下一组被测试的adc芯片和被测试的dac芯片进行测试时，数据流可以正常传输。
39.本实施例中，所述第一端子、第二端子分别为插孔，所述线缆两端分别设有插头，所述插头插设于对应的插孔中。从而便于对损坏的线缆进行替换。同时，本实施例中，所述线缆为等长线缆，即所有线缆长度相同，保持所有第一端子向对应的第二端子信号传输的速度一致，可以避免因线缆长度不同导致信号传输过程中产生延时。
40.如图3所示，本实施例中，所述测试板卡还设有时钟端口，所述时钟端口和adc芯片测试座中被测试的adc芯片时钟端引脚对应的触点连接，还和dac芯片测试座中被测试的dac芯片时钟端引脚对应的触点连接，使得被测试的adc芯片的时钟端以及被测试的dac芯片的时钟端通过时钟端口接收外部时钟源的时钟信号。
41.如图3所示，本实施例中，所述测试板卡上还设有配置端口，所述配置端口通过spi或者i2c总线和adc芯片测试座中被测试的adc芯片配置端引脚对应的触点连接，还和dac芯片测试座中被测试的dac芯片配置端引脚对应的触点连接，使得被测试的adc芯片的配置端以及被测试的dac芯片的配置端通过配置端口接收外部的配置命令进行配置。
42.本实施例中，所述测试板卡上还设有供电端口，所述供电端口和adc芯片测试座中被测试的adc芯片供电端引脚对应的触点连接，还和dac芯片测试座中被测试的dac芯片供电端引脚对应的触点连接，使得被测试的adc芯片的供电端以及被测试的dac芯片的供电端通过供电端口和外部的电源连接。
43.本实施例中，所述测试板卡上还设有接地端口，所述接地端口和adc芯片测试座中被测试的adc芯片接地端引脚对应的触点连接，还和dac芯片测试座中被测试的dac芯片接地端引脚对应的触点连接，使得被测试的adc芯片的接地端以及被测试的dac芯片的接地端通过接地端口接地。
44.如图3所示，本实施例的芯片故障测试装置还包括频谱仪，所述频谱仪的输入端和信号输出端口连接。通过频谱仪可以查看信号输出端口输出的模拟信号，将信号输出端口输出的模拟信号与信号输入端口输入的模拟信号的频率进行比较，就能判断被测试的adc芯片和被测试的dac芯片的回环测试是否正常，通过频谱仪查看信号输出端口输出的模拟信号的波形，并根据snr和sfdr指标可以判断被测试的adc芯片和被测试的dac芯片的性能指标是否符合预期。
45.对于被检测出存在故障的测试组中的被测试的adc芯片和被测试的dac芯片，为了确定具体的故障芯片，如图4所示，本实施例的芯片故障测试装置还包括逻辑分析仪，所述逻辑分析仪的输入端通过第一连接器和被测试的adc芯片输出端连接。通过逻辑分析仪查看被测试的adc芯片输出的数字信号，如果符合预期，从而可以确定是被测试的dac芯片存在故障，如果不符合预期，则被测试的adc芯片存在故障。
46.如图3所示，本发明还提出一种芯片故障测试系统，包括上位机和芯片故障测试装置，所述芯片故障测试装置为上文中所述的芯片故障测试装置，所述上位机和芯片故障测试装置的配置端口连接，从而被测试的adc芯片以及被测试的dac芯片的配置端通过配置端口接收来自上位机的配置命令进行配置。
47.本发明还提出一种芯片故障测试方法，应用于上文所述的芯片故障测试装置，包括以下步骤：
48.s1)将被测试的adc芯片安装于adc芯片测试座，将被测试的dac芯片安装于dac芯片测试座；
49.s2)根据被测试的adc芯片输出端的引脚定义以及被测试的dac芯片输入端的引脚定义，分别配置第一连接器输出侧对应的第一端子以及第二连接器输入侧对应的第二端子，将对应的第一端子和对应的第二端子通过线缆连接；
50.s3)根据被测试的adc芯片以及被测试的dac芯片支持的采样率和回放率，将对应的时钟信号输入时钟端口；
51.s4)将上位机和配置端口连接，配置被测试的adc芯片以及被测试的dac芯片的采样率和工作模式；
52.s5)被测试的adc芯片以及被测试的dac芯片配置完成后，通过上位机查看被测试的adc芯片以及被测试的dac芯片的寄存器，如果时钟链路和数据链路正常工作，则控制外部信号源向信号输入端口输入标准测试信号，通过频谱仪查看信号输出端口的输出信号，若输出信号波形满足要求且被测试的adc芯片以及被测试的dac芯片性能指标符合预期，则被测试的adc芯片以及被测试的dac芯片无故障，结束并退出，否则执行步骤s6)；
53.本步骤中，输出信号波形满足要求具体包括：若信号输出端口的输出信号与标准测试信号为同频信号则满足要求，否则不满足要求；
54.被测试的adc芯片以及被测试的dac芯片性能指标符合预期具体包括：根据snr和sfdr指标来判断性能指标是否符合预期；snr和sfdr指标的预期值是根据器件手册和布局
布板实际情况来进行仿真并预估得到的，比较被测试的adc芯片以及被测试的dac芯片的snr和sfdr指标与预期值的大小就能确定性能指标是否符合预期；
55.s6)将线缆与第二端子断开连接，并将线缆连接示波器或者逻辑分析仪，通过上位机配置被测试的adc芯片输出递增数或者固定数，通过示波器或者逻辑分析仪判断是否存在连接性问题或者时序问题，连接性和时序问题的判断要依赖示波器或者逻辑分析仪进行实际测量，并且根据器件手册里面的建立保持时间进行判断是否符合要求，即通过示波器或者逻辑分析仪读取连接建立的保持时间，与器件手册中记载的建立保持时间进行比较，如果差值在阈值范围内就不存在连接性问题或者时序问题，被测试的adc芯片存在连接性问题或者时序问题时，则被测试的adc芯片故障，否则被测试的dac芯片故障。
56.本步骤中，输出信号波形不满足要求还包括：频谱仪显示的输出信号频谱存在明显杂散或者波形抖动，此时可能是配置参数存在问题，确定连接性问题或者时序问题后，可以将线缆与对应的第二端子连接，通过上位机修改配置信息并重新配置被测试的adc芯片以及被测试的dac芯片后，返回步骤s5)重新开始进行故障测试。
57.上述只是本发明的较佳实施例，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。因此，凡是未脱离本发明技术方案的内容，依据本发明技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本发明技术方案保护的范围内。