针对FPGA器件SerDes模块的单粒子效应测试方法及装置

针对fpga器件serdes模块的单粒子效应测试方法及装置
技术领域
1.本技术涉及集成电路技术领域，特别涉及一种针对fpga(field programmable gate array，现场可编程门阵列)器件serdes(serializer/de-serializer，串行器/解串器)模块的单粒子效应测试方法及装置。


背景技术：

2.具有可重构性、高集成度等优势的sram(static random access memory，静态随机存取存储器)型fpga有力地支撑了我国航空、航天技术的发展。sram型fpga内部大都集成了serdes以满足大量数据传输对更高传输速率的需求。然而，sram型fpga对单粒子效应(single event effect，see)非常敏感，在恶劣辐射环境中，内部的serdes极易发生seu(single event upset，单粒子翻转)和sefi(single event functional interrupt，单粒子功能中断)，从而导致数据错误，造成不可估量的损失。在serdes模块的单粒子效应研究方面，国内主要集中在抗辐照asic serdes芯片的设计和测试。对亿门级fpga等大规模运算芯片内部serdes模块的单粒子效应研究较少，未具有系统的测试方法。
3.然而，serdes内部复杂电路体系的数据传输功能容易受到单粒子效应的影响，在28nm及以下节点的cmos工艺电路中尤为显著，其较高的工作频率与数据传输速率，也会使单粒子效应故障比例高、测试表征困难、故障定位精度下降、通用防护措施的有效性降低等问题凸显，影响大规模运算芯片的在轨数据安全，导致航天器故障比率提升。fpga是一个整体，包含资源种类较多，若直接开展辐照实验会导致邻近serdes模块周围的部分不可避免地受到粒子束的影响，不仅造成实验数据误差，同时会影响整个系统的稳定性，使得测试难以进行。采用金属片遮挡的方式来减少辐射对非待测模块的影响，难以做到精确定位和区分，因此需要改进以降低不必要的单粒子效应发生概率。更为重要的是，该方法仅能对工艺尺寸较大，器件内部资源排布密集度不高的器件展开。而随着集成电路工艺技术的提高，在先进的fpga中，如28nm工艺器件kintex-7，其serdes模块的特征尺寸小，工作频率高，gtx最大传输速率可达12.5gb/s，对数据抗干扰能力要求更高，因此这种情况下的see应该被进一步研究。
4.相关技术中设计了一种针对65nm工艺fpga内部serdes的单粒子效应测试方案。该方案将待测fpga置于辐射源之下，使一半的serdes模块接受辐照，对于另一半serdes以及其他资源，用一块金属片进行遮挡来减少单粒子效应的影响。分析最终采集的数据，依据恢复时间长短将单粒子效应区分为be(bit error，位错误)和lol(loss-of-link events，链路丢失)，计算serdes对各种错误的敏感性。这种方案存在许多问题：通过版图信息来确定serdes资源的位置，难以做到精确定位，且只适用于工艺尺寸较大的fpga；同时，在现阶段先进工艺下的fpga中，器件内部资源排布高度密集，物理遮挡的方式难以精确控制范围尺寸，这会降低实验数据的准确性；单粒子效应的类型区分不够细致，区分依据较为单一，限制了后续的深入分析。其他针对fpga serdes模块的测试方法很少，且都未对非待测部分做屏蔽处理，其实验精确程度远低于上述的方案。


技术实现要素：

5.本技术提供一种针对fpga器件serdes模块的单粒子效应测试方法、装置、电子设备及存储介质，以解决相关技术中对于fpga器件serdes模块测试的稳定性低、精确度不高、实时性较差，且测试适用性较差等问题。
6.本技术第一方面实施例提供一种针对fpga器件serdes模块的单粒子效应测试方法，包括以下步骤：利用作为主控器件的第一fpga器件生成目标码型的第一sbs(specific binary sequence，专用二进制序列)码；在作为待测试设备的第二fpga器件传输所述第一sbs码的过程中，控制所述第一fpga器件使得所述第一sbs码接受辐射，并检测辐射后所述目标码型的第二sbs码；参照所述第二sbs码，统计sbs的误码数量和错误类型，生成单粒子效应测试结果。
7.进一步地，所述统计sbs的误码数量和错误类型，生成单粒子效应测试结果，包括：计算至少一种错误类型的单粒子效应截面；由所述至少一种错误类型的单粒子效应截面拟合截面曲线图；根据所述单粒子效应截面拟合截面曲线图计算单粒子翻转率，并预估空间翻转率。
8.进一步地，所述单粒子翻转率的计算公式为：
[0009][0010][0011][0012]
其中，λ为let值，σ
seu
、σ
rec_sefi
、σ
unrec_sefi
是weibull截面，d(λ)为在敏感体积内与λ沉积q
crit
的路径长度的微分，f(λ)为重离子与let＞λ的积分通量。
[0013]
进一步地，在统计所述sbs的误码数量和错误类型之前，还包括：每隔预设时长，获取所述第二fpga器件的总注量；判断所述总注量是否大于预设阈值；如果小于所述预设阈值，则继续利用预设粒子束照射所述第二fpga器件。
[0014]
进一步地，在利用作为主控器件的第一fpga器件生成目标码型的第一sbs码之前，还包括：检测所述第二fpga器件serdes模块是否处于近端回环模式；在检测到处于所述近端回环模式后，在所述serdes模块上设置用于屏蔽其他部分的逻辑窗口。
[0015]
本技术第二方面实施例提供一种针对fpga器件serdes模块的单粒子效应测试装置，包括：生成模块，用于利用作为主控器件的第一fpga器件生成目标码型的第一sbs码；控制模块，用于在作为待测试设备的第二fpga器件传输所述第一sbs码的过程中，控制所述第一fpga器件使得所述第一sbs码接受辐射，并检测辐射后所述目标码型的第二sbs码；统计模块，用于参照所述第二sbs码，统计sbs的误码数量和错误类型，生成单粒子效应测试结果。
[0016]
进一步地，所述统计模块进一步用于计算至少一种错误类型的单粒子效应截面；由所述至少一种错误类型的单粒子效应截面拟合截面曲线图；根据所述单粒子效应截面拟合截面曲线图计算单粒子翻转率，并预估空间翻转率；所述单粒子翻转率的计算公式为：
[0017]
[0018][0019][0020]
其中，λ为let值，σ
seu
、σ
rec_sefi
、σ
unrec_sefi
是weibull截面，d(λ)为在敏感体积内与λ沉积q
crit
的路径长度的微分，f(λ)为重离子与let＞λ的积分通量。
[0021]
进一步地，还包括：判断模块，用于在统计所述sbs的误码数量和错误类型之前，每隔预设时长，获取所述第二fpga器件的总注量；判断所述总注量是否大于预设阈值；如果小于所述预设阈值，则继续利用预设粒子束照射所述第二fpga器件；设置模块，用于在利用作为主控器件的第一fpga器件生成目标码型的第一sbs码之前，检测所述第二fpga器件serdes模块是否处于近端回环模式；在检测到处于所述近端回环模式后，在所述serdes模块上设置用于屏蔽其他部分的逻辑窗口。
[0022]
本技术第三方面实施例提供一种电子设备，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序，以实现如上述实施例所述的针对fpga器件serdes模块的单粒子效应测试方法。
[0023]
本技术第四方面实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储计算机指令，所述计算机指令用于使所述计算机执行如上述实施例所述的针对fpga器件serdes模块的单粒子效应测试方法。
[0024]
由此，本技术至少具有如下有益效果：
[0025]
适用于28nm及以下工艺节点先进fpga器件中高速serdes模块，与航空、航天对高端电子元器件辐射效应机理研究的需求相契合；通过码流解析定位到serdes的物理位置，采用逻辑遮挡技术屏蔽辐射，显著减少了离子束对非待测模块的干扰，最大程度地降低serdes模块单粒子实验数据的误差，提高数据的有效性；结合错误位数量和错误持续时间对see进行详细分类和serdes敏感度分析，为航空航天fpga及其他辐射环境下fpga的单粒子效应研究提供了可靠的测试思路；从而推动了高可靠fpga serdes模块的研究，有利于数据传输能力突破在ai应用中的瓶颈，因此具有广泛的适用性。由此，解决了相关技术中对于fpga器件serdes模块测试的稳定性低、精确度不高、实时性较差，且测试适用性较差等问题。
[0026]
本技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本技术的实践了解到。
附图说明
[0027]
本技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
[0028]
图1为根据本技术实施例提供的针对fpga器件serdes模块的单粒子效应测试方法的流程图；
[0029]
图2为根据本技术实施例提供的逻辑窗口与fpga资源分布框图；
[0030]
图3为根据本技术一个实施例提供的针对fpga器件serdes模块的单粒子效应测试方法的流程图；
[0031]
图4为根据本技术实施例提供的测试路径的方框示意图
[0032]
图5为根据本技术实施例提供的针对fpga器件serdes模块的单粒子效应装置的示例图；
[0033]
图6为根据本技术实施例提供的电子设备的结构示意图。
具体实施方式
[0034]
下面详细描述本技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本技术，而不能理解为对本技术的限制。
[0035]
相关技术中测试技术难以做到精确定位待测serdes在fpga上的方位，这将导致其他资源不可避免地受到辐射影响而引发单粒子效应，降低测试数据的精确性。本技术实施例采用位流解析的方法，通过修改测试链路，对比不同路径对应的底层位流信息差异，映射到硬件电路，从而确定fpga上serdes资源的方位信息；采用状态机设置状态陷阱，将待测serdes之外的资源维持在初始状态，通过逻辑遮挡技术进行码流屏蔽，控制辐照范围，消除不必要的see发生的可能，提高测试实验的准确度；综合考量数据错误的规模、错误持续时间、可恢复性等因素，对see的不同表现形式进行细致分类。
[0036]
serdes被广泛应用于高速数据传输，它的结构可以分为三部分：tx(transmitter，发射端)、rx(receiver，接收端)和pll(phase locked loop，锁相环)。tx和rx的功能分别是发送数据和接收数据，pll为serdes电路提供时钟。fpga的serdes模块也被称作gtx(gigabit transceiver，千兆位收发器)，以赛灵思公司(xilinx)生产的7系列器件为例，它包含四个gtx块(quad)，每个quad中有四个通道(channel)，任何一个通道都内置了tx、rx和cpll(charge pump phase locked loop，电荷泵锁相环)，cpll可以为每个通道提供单独的工作时钟。在辐射环境中，serdes内部的这三个部分都容易受到干扰，发生seu和sefi。
[0037]
seu是指带电粒子击中存储单元的敏感节点，导致存储单元产生位翻转。时序逻辑的单个逻辑位发生错误，会使数据产生误码，但不会造成数据传输链路的失联，且被翻转的位往往会在下一个写、置位或复位操作后恢复。
[0038]
sefi则会造成serdes传输数据大量错误，甚至造成传输链路的失联，使电路短暂性的失去功能。依据sefi持续时间的长短，可以将其进一步划分为可恢复的sefi和不可恢复sefi。可恢复的sefi一般是由于功能或全局信号相关的配置位翻转而产生的，其会导致数据在短时间内出现大量错误，但经过一段时间可自行恢复；不可恢复sefi持续时间很长，造成大量错误积累以至于影响电路的功能。区分两种sefi的时间长度阈值需要基于具体电路的工作频率来设定，频率越高，错误积累速度就越快，直至电路丧失正确功能，此时就从可恢复的sefi转变为不可恢复sefi。要想使电路从这种状态中恢复，则需要一些干预操作，例如复位、重启、循环输入等。
[0039]
这种不同类型单粒子效应的分类方法，广泛适用于各种航天电子设备的see研究，为高海拔地区、太空环境等辐射场景下的抗辐射防护技术提供了理论参考。
[0040]
下面参考附图描述本技术实施例的针对fpga器件serdes模块的单粒子效应测试方法、装置、电子设备及存储介质。
[0041]
具体而言，图1为本技术实施例所提供的一种针对fpga器件serdes模块的单粒子效应测试方法的流程示意图。
[0042]
如图1所示，该针对fpga器件serdes模块的单粒子效应测试方法包括以下步骤：
[0043]
在步骤s101中，利用作为主控器件的第一fpga器件生成目标码型的第一sbs码。
[0044]
需要说明的是，在具体测试时，本技术实施例的see系统应包含两块28nm体硅工艺fpga和电子设备，例如上位机构成。以上位机为例，本技术实施例的方法可以应用于上位机中，以用于fpga器件serdes模块的单粒子效应测试。
[0045]
可以理解的是，本技术实施例可以在主控fpga上调用系统内核来生成sbs产生模块，sbs产生模块的作用是生成指定码型的sbs码，用于在传输过程中接受辐射。
[0046]
其中，本技术实施例采用的测试序列也可以通过调用serdes模块内部的prbs(pseudo-random binary sequence，伪随机二进制序列)生成器产生，本领域技术人员可以根据实际测试需求进行选择，对此不作具体限定。
[0047]
在本实施例中，在利用作为主控器件的第一fpga器件生成目标码型的第一sbs码之前，还包括：检测第二fpga器件serdes模块是否处于近端回环模式；在检测到处于近端回环模式后，在serdes模块上设置用于屏蔽其他部分的逻辑窗口。
[0048]
具体而言，本技术实施例在测试之前，控制dut的gtx运行于近端环回模式，调用不同的quad，将每次调用后生成的比特流文件进行比对，解析有差异的部分，将码流坐标映射到电路中serdes资源的具体位置，计算出单个quad的尺寸为1.8mm
×
2.5mm。
[0049]
在dut上设置状态陷阱，使占用的极少量逻辑资源在发生see时被自动纠正到初始状态，实现逻辑屏蔽。对dut的quad3不进行任何处理，以此形成一个逻辑窗口，保证quad3全部暴露在辐射之下。选用dut的quad3和quad0传输数据，两者在板上间距为5mm，相隔最远，因此可以做到将quad3暴露在辐射源之下，同时将quad0屏蔽，减小实验误差。将部分i/o(input/output，输入/输出)端口和部分fpga内部逻辑资源配置在远离quad3的位置，且对i/o端口进行刷新。在quad3的左侧分布有少量的clb(configurable logic block，可编程逻辑块)，下方是quad2，这些资源因为临近quad3，可能会受到辐射，但是这对实验数据没有影响，因为数据传输并未启用quad2，同时dut只用于数据传输，占用的逻辑资源极少且远离quad3。逻辑窗口与fpga资源分布如图2所示。
[0050]
在步骤s102中，在作为待测试设备的第二fpga器件传输第一sbs码的过程中，控制第一fpga器件使得第一sbs码接受辐射，并检测辐射后目标码型的第二sbs码。
[0051]
可以理解的是，dut只进行sbs码的传输，此方法使码流的产生、处理过程与辐射环境分离，最大限度地减少see对控制系统的影响。
[0052]
需要说明的是，本技术实施例还可以利用物理遮挡(例如金属片遮挡)的方式屏蔽待测fpga，同时暴露出serdes模块，也能达到控制辐照区域的目的。
[0053]
在步骤s103中，参照第二sbs码，统计sbs的误码数量和错误类型，生成单粒子效应测试结果。
[0054]
可以理解的是，本技术实施例可以在主控fpga上调用系统内核来生成sbs检测与统计模块，sbs检测与统计模块的作用是检测指定码型的sbs码，并统计误码的数量。
[0055]
具体而言，如图3所示，测试时设置serdes运行于远端环回模式，建立tx和rx两条测试路径。测试路径框图如图4所示，用高能粒子束照射dut的quad3，控制主控fpga的内核产生sbs码流，具体如下：
[0056]
对于tx测试路径，主控fpga的quad3生成sbs并行数据，并保存该数据的正确副本；
tx将并行数据通过接口fifo(first in first out，先入先出缓冲器)发送给8b/10b编码器，以避免数据含有过长的“0”或“1”，保证dc(直流)平衡，然后通过串行器进行并串转换。转换后通过发送端均衡器的调整，再由驱动器将高速串行数据发送给dut的quad0。dut quad0的rx接收到此数据后，通过dfe(decision feedback equalization，判决反馈均衡器)去除一部分确定性抖动，再由cdr(clock data recovery，时钟恢复电路)恢复出采样时钟，在解串器中通过检测特征码字来决定串并转换的起始位置，解串为对齐的并行信号。用8b/10b解码器完成解码，最后将并行数据传给dut quad3的tx。quad3的tx得到数据后，将其串行化并传递给主控fpga quad0的rx。主控fpga quad0的rx接收到数据，将其送入错误检测模块检测误码、统计错误类型和错误数目。上位机每隔一个数据包传递阈值时间ε回读并保留统计结果。
[0057]
对于rx测试路径，主控fpga的quad0生成sbs并行数据，并保存该数据的正确副本。quad0的tx对sbs进行8b/10b编码，然后将并行数据串行化。高速串行数据经过均衡器的调整后，从驱动器发送给dut quad3的rx。dut quad3的rx接收到数据后，经过dfe和cdr将其并行化并解码，再传给dut quad0的tx。dut quad0的tx将数据串行化并发送给主控fpga quad3的rx，随后错误数据检测会在主控fpga的quad3中进行。上位机每隔一个数据包传递阈值时间ε对错误统计数据进行回读。
[0058]
在本实施例中，在统计sbs的误码数量和错误类型之前，还包括：每隔预设时长，获取第二fpga器件的总注量；判断总注量是否大于预设阈值；如果小于预设阈值，则继续利用预设粒子束照射第二fpga器件。
[0059]
其中，预设阈值可以根据实际测试需求具体设置，例如可以设置为106个粒子
·
cm-2
等，对此不作具体限定。
[0060]
具体而言，如图3所示，每经历一个数据包传递阈值时间ε对fpga的配置位进行刷新以减轻配置位累积错误。位流刷新采用的是盲刷新技术，刷新serdes模块所有的配置位，可以显著缓解serdes的单粒子效应。在进行辐照实验时，位流存储在bpi flash中。fpga刷新模块读取bpi flash中的位流数据，通过selectmap接口完成dut位流数据的刷新。采用一个数据包传递阈值时间ε的刷新周期理由是：刷新周期过长会使得dut的配置位出现大量的累计错误，影响实验结果；刷新周期过短会导致数据处理时间不足。因此刷新周期设置为一个数据包传递阈值时间ε是工程上的最优解。当总注入量达到106个粒子
·
cm-2
时，停止辐照。
[0061]
在本实施例中，统计sbs的误码数量和错误类型，生成单粒子效应测试结果，包括：计算至少一种错误类型的单粒子效应截面；由至少一种错误类型的单粒子效应截面拟合截面曲线图；根据单粒子效应截面拟合截面曲线图计算单粒子翻转率，并预估空间翻转率。
[0062]
具体而言，如图3所示，根据pc上位机统计的数据，对发生的see进行分类：设n位为一个字，n个字为一组，t为阈值，n、n、t可按需求确定。若一个字内有任何位发生翻转，则记为错字，每组内错字的个数记为m，显然m≤n。当m＜t时，统计为一次seu；当m≥t时，统计为一次sefi。若sefi持续时间超过一个数据包传递阈值时间ε，则记为不可恢复sefi；否则记为可恢复的sefi。
[0063]
计算这三种类型的单粒子效应翻转截面p，它代表在具有一定let(linear energy transfer，传能线密度)的高能粒子轰击下会发生see的区域面积。设轰击到器件单位面积
上的粒子总数为q，在粒子轰击下serdes产生see的次数为n，则由此分析serdes内部不同结构单元的单粒子效应敏感性。
[0064]
分析翻转截面与重离子let值之间的关系，计算seu、可恢复sefi、不可恢复sefi的翻转阈值、饱和截面等。饱和截面是指see截面p的最大值，分别为seu饱和截面p
sat_seu
、可恢复sefi饱和截面p
sat_rec_sefi
和不可恢复sefi饱和截面p
sat_unrec_sefi
，通过weibull函数拟合，得到对应的seu、可恢复sefi以及不可恢复sefi的p～let曲线。三种类型see的weibull截面计算公式为：
[0065][0066][0067][0068]
其中，let
th_seu
、let
th_rec_sefi
、let
th_unrec_sefi
分别是观测到的seu、可恢复sefi、不可恢复sefi的最低let值，w是宽度参数，v是无因次指数。根据截面曲线解析serdes上三类典型see的特征规律、影响程度等。
[0069]
计算重离子引起的seu、可恢复sefi和不可恢复sefi的单粒子翻转率φ
seu
、φ
rec_sefi
、φ
unrec_sefi
，公式分别为：
[0070][0071][0072][0073]
其中，λ为let值，σ
seu
、σ
rec_sefi
、σ
unrec_sefi
是先前计算的weibull截面，d(λ)为在敏感体积内可与λ沉积q
crit
的路径长度的微分，f(λ)为重离子与let＞λ的积分通量。基于故障频率与weibull函数拟合结果，采用cr
è
me等软件进行空间翻转率预估，分析serdes模块的发射端、接收端和时钟电路对不同种类see的不同敏感度，从而确定最适合的抗辐射加固方法。
[0074]
根据本技术实施例提出的针对fpga器件serdes模块的单粒子效应测试方法，适用于28nm及以下工艺节点先进fpga器件中高速serdes模块，与航空、航天对高端电子元器件辐射效应机理研究的需求相契合；通过码流解析定位到serdes的物理位置，采用逻辑遮挡技术屏蔽辐射，显著减少了离子束对非待测模块的干扰，最大程度地降低serdes模块单粒
子实验数据的误差，提高数据的有效性；结合错误位数量和错误持续时间对see进行详细分类和serdes敏感度分析，为航空航天fpga及其他辐射环境下fpga的单粒子效应研究提供了可靠的测试思路；从而推动了高可靠fpga器件serdes模块的研究，有利于数据传输能力突破在ai应用中的瓶颈，因此具有广泛的适用性。
[0075]
其次参照附图描述根据本技术实施例提出的针对fpga器件serdes模块的单粒子效应测试装置。
[0076]
图5是本技术实施例的针对fpga器件serdes模块的单粒子效应测试装置的方框示意图。
[0077]
如图5所示，该针对fpga器件serdes模块的单粒子效应测试装置10包括：生成模块100、控制模块200和统计模块300。
[0078]
其中，生成模块100用于利用作为主控器件的第一fpga器件生成目标码型的第一sbs码；控制模块200用于在作为待测试设备的第二fpga器件传输第一sbs码的过程中，控制第一fpga器件使得第一sbs码接受辐射，并检测辐射后目标码型的第二sbs码；统计模块300用于参照第二sbs码，统计sbs的误码数量和错误类型，生成单粒子效应测试结果。
[0079]
进一步地，统计模块300进一步用于计算至少一种错误类型的单粒子效应截面；由至少一种错误类型的单粒子效应截面拟合截面曲线图；根据单粒子效应截面拟合截面曲线图计算单粒子翻转率，并预估空间翻转率；单粒子翻转率的计算公式为：
[0080][0081][0082][0083]
其中，λ为let值，σ
seu
、σ
rec_sefi
、σ
unrec_sefi
是weibull截面，d(λ)为在敏感体积内与λ沉积q
crit
的路径长度的微分，f(λ)为重离子与let＞λ的积分通量。
[0084]
进一步地，本技术实施例的装置10还包括：判断模块和设置模块。其中，判断模块，用于在统计sbs的误码数量和错误类型之前，每隔预设时长，获取第二fpga器件的总注量；判断总注量是否大于预设阈值；如果小于预设阈值，则继续利用预设粒子束照射第二fpga器件；设置模块，用于在利用作为主控器件的第一fpga器件生成目标码型的第一sbs码之前，检测第二fpga器件serdes模块是否处于近端回环模式；在检测到处于近端回环模式后，在serdes模块上设置用于屏蔽其他部分的逻辑窗口。
[0085]
需要说明的是，前述对针对fpga器件serdes模块的单粒子效应测试方法实施例的解释说明也适用于该实施例的针对fpga器件serdes模块的单粒子效应测试装置，此处不再赘述。
[0086]
根据本技术实施例提出的针对fpga器件serdes模块的单粒子效应测试装置，适用于28nm及以下工艺节点先进fpga器件中高速serdes模块，与航空、航天对高端电子元器件辐射效应机理研究的需求相契合；通过码流解析定位到serdes的物理位置，采用逻辑遮挡技术屏蔽辐射，显著减少了离子束对非待测模块的干扰，最大程度地降低serdes模块单粒子实验数据的误差，提高数据的有效性；结合错误位数量和错误持续时间对see进行详细分类和serdes敏感度分析，为航空航天fpga及其他辐射环境下fpga的单粒子效应研究提供了
可靠的测试思路；从而推动了高可靠fpga器件serdes模块的研究，有利于数据传输能力突破在ai应用中的瓶颈，因此具有广泛的适用性。
[0087]
图6为本技术实施例提供的电子设备的结构示意图。该电子设备可以包括：
[0088]
存储器601、处理器602及存储在存储器601上并可在处理器602上运行的计算机程序。
[0089]
处理器602执行程序时实现上述实施例中提供的针对fpga器件serdes模块的单粒子效应测试方法。
[0090]
进一步地，电子设备还包括：
[0091]
通信接口603，用于存储器601和处理器602之间的通信。
[0092]
存储器601，用于存放可在处理器602上运行的计算机程序。
[0093]
存储器601可能包含高速ram存储器，也可能还包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。
[0094]
如果存储器601、处理器602和通信接口603独立实现，则通信接口603、存储器601和处理器602可以通过总线相互连接并完成相互间的通信。总线可以是工业标准体系结构(industry standard architecture，简称为isa)总线、外部设备互连(peripheral component，简称为pci)总线或扩展工业标准体系结构(extended industry standard architecture，简称为eisa)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，图6中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
[0095]
可选地，在具体实现上，如果存储器601、处理器602及通信接口603，集成在一块芯片上实现，则存储器601、处理器602及通信接口603可以通过内部接口完成相互间的通信。
[0096]
处理器602可能是一个中央处理器(central processing unit，简称为cpu)，或者是特定集成电路(application specific integrated circuit，简称为asic)，或者是被配置成实施本技术实施例的一个或多个集成电路。
[0097]
本技术实施例还提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如上的针对fpga器件serdes模块的单粒子效应测试方法。
[0098]
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本技术的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或n个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
[0099]
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本技术的描述中，“n个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
[0100]
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更n个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本技术的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺
序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本技术的实施例所属技术领域的技术人员所理解。
[0101]
在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或n个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(ram)，只读存储器(rom)，可擦除可编辑只读存储器(eprom或闪速存储器)，光纤装置，以及便携式光盘只读存储器(cdrom)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
[0102]
应当理解，本技术的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，n个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(pga)，现场可编程门阵列(fpga)等。
[0103]
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
[0104]
此外，在本技术各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
[0105]
上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本技术的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本技术的限制，本领域的普通技术人员在本技术的范围内可以对上述实施例进行变化、修改、替换和变型。