监测电路、集成电路及其监测保护方法与流程

1.本技术涉及集成电路技术领域，具体而言，本技术涉及一种监测电路、集成电路及其监测保护方法。


背景技术：

2.esd(electrostatic discharge，静电放电)，是在处于不同电势的两个物体之间流动的突发瞬时电流，在诸如集成电路等固态电子产品中，esd事件属于严重问题。集成电路的制造材料是半导体材料，通常为硅，在经受esd事件造成的高电压时，可能会遭到永久性损坏。
3.在集成电路的生产过程中，可能会发生esd事件，esd事件发生后，施加到集成电路的电压可轻松达到5000伏以上，这足以损坏许多集成电路，在实际生产过程中，一旦发生esd事件，则会导致集成电路损坏。


技术实现要素：

4.本技术针对现有方式的缺点，提出一种监测电路、集成电路及其监测保护方法，用以对esd事件进行监测，解决现有技术发生esd事件导致集成电路损坏的技术问题。
5.在第一方面，本技术提供了一种监测电路，包括：静噪滤波器，电压传感器和锁存器；
6.所述静噪滤波器分别连接第一电压信号端和第二电压信号端，用于吸收所述第一电压信号端和所述第二电压信号端能量；
7.所述电压传感器，用于在所述静噪滤波器吸收所述第一电压信号端和所述第二电压信号端能量后，检测所述第一电压信号端和所述第二电压信号端之间的电压波动，当所述电压波动满足设定条件时，输出调整信号给所述锁存器；
8.所述锁存器，被配置为接收到所述调整信号后，输出端输出第一逻辑状态，以确定发生了静电放电事件。
9.可选的，还包括复位模块和电流限制模块；
10.所述第一电压信号端对应的第一电压为高电平电压，所述第二电压信号端对应的第二电压为低电平电压；
11.所述复位模块，用于在复位阶段，根据复位信号控制所述锁存器的输出端输出第二逻辑状态，所述第二逻辑状态与所述第一逻辑状态相反；
12.所述电流限制模块，用于在发生静电放电事件时，阻断由所述第二电压信号端流向所述第一电压信号端的电流，并根据所述锁存器的输出生成监测信号。
13.可选的，若所述电压波动满足所述第一电压和所述第二电压的电压差增大且在第一预设范围内时，所述电压传感器输出调整信号给所述锁存器，所述锁存器被配置为接收到所述调整信号后，输出端输出由第二逻辑状态转换为第一逻辑状态；
14.若所述第一电压和所述第二电压的电压差减小且在第二预设范围内且所述锁存
器当前输出端输出为第一逻辑状态时，所述锁存器还被配置为维持输出端输出第一逻辑状态；以及，
15.若所述第一电压和所述第二电压的电压差减小且在第三预设范围内时，所述锁存器处于非工作状态，且所述锁存器还被配置为输出端处于浮置状态或输出负电位信号，以确定发生了静电放电事件。
16.可选的，所述静噪滤波器包括：第一电阻、第二电阻和第一电容；
17.所述第一电阻的第一端连接所述第一电压信号端，所述第一电阻的第二端连接所述第一电容的第一端；
18.所述第二电阻的第一端连接所述第二电压信号端，所述第二电阻的第二端连接所述第一电容器的第二端；
19.所述电压传感器包括：第二电容、第三电阻和第一晶体管；
20.所述第二电容的第一端连接所述第一电阻的第二端，所述第二电容的第二端分别连接所述第三电阻的第一端和所述第一晶体管的栅极；
21.所述第三电阻的第二端连接所述第二电阻的第二端；
22.所述第一晶体管的第一端连接所述第三电阻的第二端，所述第一晶体管的第二端连接所述锁存器的输入端。
23.可选的，所述锁存器包括：第二晶体管、第三晶体管、第四晶体管和第五晶体管；
24.所述第二晶体管的栅极连接所述锁存器的输入端，所述第二晶体管的第一端连接所述静噪滤波器的第一端，所述第二晶体管的第二端分别连接所述第三晶体管的第二端、所述第四晶体管的栅极、所述第五晶体管的栅极和所述锁存器的输出端；
25.所述第三晶体管的栅极连接所述锁存器的输入端，所述第三晶体管的第一端连接所述静噪滤波器的第二端；
26.所述第四晶体管的第一端连接所述静噪滤波器的第一端，所述第四晶体管的第二端连接所述锁存器的输入端和所述第五晶体管的第二端；
27.所述第五晶体管的第一端连接所述静噪滤波器的第二端。
28.可选的，所述电流限制模块包括：第六晶体管、第七晶体管、第八晶体管和第九晶体管；
29.所述第六晶体管的栅极连接所述锁存器的输出端，所述第六晶体管的第一端连接所述静噪滤波器的第一端，所述第六晶体管的第二端分别连接所述第七晶体管的第二端、所述第八晶体管的栅极和所述第九晶体管的栅极；
30.所述第七晶体管的栅极连接所述锁存器的输出端，所述第七晶体管的第一端连接所述静噪滤波器的第二端；
31.所述第八晶体管的第一端连接所述静噪滤波器的第一端，所述第八晶体管的第二端分别连接所述第九晶体管的第二端和所述监测信号的输出端；
32.所述第九晶体管的第一端连接所述静噪滤波器的第二端。
33.所述复位模块包括第十晶体管；
34.所述第十晶体管的栅极连接复位信号，所述第十晶体管的第一端连接所述静噪滤波器的第二端，所述第十晶体管的第二端连接所述锁存器的输出端，用于根据所述复位信号调节所述锁存器的输出端。
35.可选的，监测电路还包括临界条件监测电路，用于在所述电压波动仅有所述第一电压信号和第二电压信号之间的电压差减小时，对所述第一电压和所述第二电压进行滤波处理，根据所述第一电压信号和滤波后的第一电压之间的电压差控制所述监测信号的逻辑状态为第一逻辑状态。
36.可选的，所述临界条件监测电路包括第三电容、第四电阻和至少一个第十一晶体管；
37.所述第四电阻的第一端连接所述第一电压信号端，所述第四电阻的第二端连接所述第三电容的第一端和所述第十一晶体管的第一端；
38.所述第三电容的第二端连接所述第二电压信号端；
39.所述第十一晶体管的栅极连接所述第一电压信号端，所述第十一晶体管的第二端连接所述监测信号的输出端。
40.在第二方面，本技术实施例提供了一种集成电路，包括多个如第一方面所述的监测电路，以及包括寄存器、逻辑电路、上电复位电路；
41.所述寄存器用于根据监测等级输出多个参考信号至所述逻辑电路；
42.所述逻辑电路用于接收所述多个监测电路输出的多个监测信号，并根据所述监测信号以及所述参考信号输出控制信号至所述上电复位电路；
43.所述上电复位电路，用于根据所述控制信号对所述集成电路进行上电复位，以释放所述集成电路积累的电荷。
44.可选的，所述多个监测电路中，每一所述电压传感器均包括第一晶体管，各个所述电压传感器包括的第一晶体管开启电压不同，所述多个监测电路还包括临界条件监测电路，所述临界条件监测电路包括第三电容、第四电阻和多个第十一晶体管；
45.所述第四电阻的第一端连接所述第一电压信号端，所述第四电阻的第二端连接所述第三电容的第一端和所述多个第十一晶体管的第一端；
46.所述第三电容的第二端连接所述第二电压信号端；
47.所述多个第十一晶体管的栅极连接所述第一电压信号端，
48.所述多个第十一晶体管开启电压不同，不同开启电压的多个第十一晶体管的第二端根据所述监测电路包括的第一晶体管开启电压一一对应连接监测信号的输出端。
49.在第三方面，本技术实施例提供了一种如第一方面所述的集成电路的监测保护方法，用于监测静电放电事件，并根据监测结果进行电荷释放，包括：
50.所述监测电路根据所述第一电压和所述第二电压的电压波动输出监测信号；
51.所述寄存器根据监测等级输出多个参考信号，所述逻辑电路根据所述监测信号和所述参考信号输出控制信号；
52.所述上电复位电路根据所述控制信号对所述集成电路进行上电复位，以释放所述集成电路积累的电荷。
53.可选的，所述监测电路根据所述第一电压和所述第二电压的电压波动输出监测信号，包括：
54.所述静噪滤波器吸收所述第一电压信号端和所述第二电压信号端能量；
55.所述电压传感器检测所述第一电压信号端和所述第二电压信号端之间的电压波动，当所述电压波动满足设定条件时，输出调整信号给所述锁存器；
56.所述锁存器接收到所述调整信号后，输出端第一逻辑状态，以确定发生了静电放电事件；
57.所述电流限制模块在发生静电放电事件时，阻断由所述第二电压信号端流向所述第一电压信号端的电流，并根据所述锁存器的输出生成监测信号。
58.本技术实施例提供的技术方案带来的有益技术效果包括：
59.本技术实施例提供的监测电路，通过静噪滤波器吸收第一电压信号端和第二电压信号端能量，电压传感器在静噪滤波器吸收第一电压信号端和第二电压信号端能量后，检测第一电压信号端和第二电压信号端之间的电压波动，当电压波动满足设定条件时，输出调整信号给锁存器，锁存器被配置为接收到调整信号后，输出端输出第一逻辑状态，以确定集成电路发生静电放电事件，进而在确定了静电放电事件后能够触发集成电路静电保护机制，从而可以避免静电放电事件对集成电路的损坏。另外，本技术实施例提供的监测电路，能够通过改变电压传感器灵敏度实现对不同程度esd事件的识别，进而触发集成电路静电保护机制，实现对esd事件进行监测以及分级控制和释放，达到保护集成电路的目的。
60.上述说明仅是本技术实施例技术方案的概述，为了能够更清楚了解本技术实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本技术实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本技术实施例的具体实施方式。
附图说明
61.本技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
62.图1为本技术实施例提供的一种监测电路示意图；
63.图2为本技术实施例提供的另一种监测电路示意图；
64.图3为一种正向vdd esd事件电源波形图；
65.图4为一种负向vdd esd事件电源波形图；
66.图5为一种正向vss esd事件电源波形图；
67.图6为一种负向vss esd事件电源波形图；
68.图7为本技术实施例提供的一种监测电路寄生pn结原理示意图；
69.图8为另一种正向vdd esd事件电源波形图；
70.图9为另一种负向vdd esd事件电源波形图；
71.图10为另一种正向vss esd事件电源波形图；
72.图11为另一种负向vss esd事件电源波形图；
73.图12为本技术实施例提供的一种包括临界条件监测电路的监测电路示意图；
74.图13为本技术实施例提供的一种集成电路结构示意图；
75.图14为本技术实施例提供的一种临界条件监测电路示意图；
76.图15为本技术实施例提供的一种监测方法流程图。
具体实施方式
77.下面详细描述本技术，本技术的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术
的详细描述对于示出的本技术的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本技术，而不能解释为对本技术的限制。
78.本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本技术所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
79.本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本技术的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”到另一元件时，它可以直接连接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”可以包括无线连接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
80.静电是一种客观存在的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。esd(静电放电)对电子产品造成的破坏和损伤有突发性损伤和潜在性损伤两种。所谓突发性损伤，指的是器件被严重损坏，功能丧失。这种损伤通常能够在生产过程中的质量检测中被发现，因此给工厂带来的主要是返工维修的成本。而潜在性损伤指的是器件部分被损，功能尚未丧失，且在生产过程的检测中不能发现，但在使用当中会使产品变得不稳定，时好时坏，因而对产品质量构成更大的危害。这两种损伤中，潜在性失效占据了90％，突发性失效只占10％。也就是说90％的静电损伤是没办法检测到，只有到了用户手里使用时才会发现。例如：手机出现的经常死机、自动关机等问题有绝大多数与静电损伤相关。
81.因此，在实际电子器件以及集成电路设计时，设置esd事件监测电路显得尤为重要，当监测到esd事件后，可以触发保护装置，进而将产生的静电释放掉，实现保护电子器件以及集成电路的目的。
82.根据测试，esd事件发生时，集成电路的电源电压衰减类似衰减震荡的过程，持续时间大概在1000ns以内。根据实际的测量波形，可以用一个正弦衰减波形来模拟esd事件发生后的电压波形。
83.基于此，本技术提出一种监测电路，用于监测集成电路中发生的esd事件。
84.下面以具体实施例对本技术的技术方案以及本技术的技术方案如何解决上述技术问题进行详细说明。
85.如图1所示，本技术实施例提供的监测电路100包括：静噪滤波器110，电压传感器120和锁存器130；静噪滤波器110分别连接第一电压信号端(对应图中连接vdd的信号端)和第二电压信号端(对应图中连接vss的信号端)，用于吸收第一电压信号端和第二电压信号端能量；电压传感器120用于在静噪滤波器110吸收第一电压信号端和第二电压信号端能量后，检测第一电压信号端和第二电压信号端之间的电压波动，当电压波动满足设定条件时，输出调整信号给锁存器130；锁存器130被配置为接收到调整信号后，输出端out0输出第一逻辑状态，以确定发生了esd事件。
86.本技术实施例提供的监测电路100，通过静噪滤波器110吸收第一电压信号端和第
二电压信号端能量，电压传感器120在静噪滤波器110吸收第一电压信号端和第二电压信号端能量后，检测第一电压信号端和第二电压信号端的电压波动，当电压波动满足设定条件时，输出调整信号给锁存器130，锁存器130被配置为接收到调整信号后，输出端out0输出第一逻辑状态，以确定集成电路发生静电放电事件，进而在确定了静电放电事件后能够触发集成电路静电保护机制，从而可以避免静电放电事件对集成电路的损坏。另外，本技术实施例提供的监测电路100，能够通过改变电压传感器120灵敏度实现对不同程度esd事件的识别，进而触发集成电路静电保护机制，实现对esd事件进行监测以及分级控制和释放，达到保护集成电路的目的。
87.进一步地，如图2所示，监测电路100还包括复位模块140和电流限制模块150；第一电压信号端对应的第一电压为高电平电压vdd，第二电压信号端对应的第二电压为低电平电压vss；复位模块140用于在复位阶段，根据复位信号reset控制锁存器130的输出端out0输出第二逻辑状态，第二逻辑状态与第一逻辑状态相反；电流限制模块150，用于在发生esd事件时，阻断由第二电压信号端(连接vss的信号端)流向第一电压信号端(连接vdd的信号端)的电流，并根据锁存器140的输出生成监测信号out。
88.具体地，本技术实施例以第一逻辑状态为逻辑1，第二逻辑状态为逻辑0为例进行说明，即锁存器130的输出端out0输出逻辑1时，认为发生了静电放电事件，锁存器130的输出端out0输出逻辑0时，认为没有发生静电放电事件。
89.继续参考图2所示，在一个具体实施例中，静噪滤波器110包括：第一电阻r1、第二电阻r2和第一电容c1，第一电阻r1的第一端连接第一电压信号端(图中连接vdd的信号端)，第一电阻r1的第二端连接第一电容c1的第一端；第二电阻r2的第一端连接第二电压信号端(图中连接vss的信号端)，第二电阻r2的第二端连接第一电容器c1的第二端。电压传感器120包括第二电容c2，第三电阻r3和第一晶体管m1；第二电容c2的第一端连接第一电阻r1的第二端，第二电容c2的第二端分别连接第三电阻r3的第一端和第一晶体管m1的栅极；第三电阻r3的第二端连第二电阻r2的第二端；第一晶体管m1的第一端连接第三电阻r3的第二端，第一晶体管m1的第二端连接锁存器130的输入端in0。
90.具体的，第一晶体管m1的第一端指第一晶体管m1的源极，第一晶体管m1的第二端指第一晶体管m1的漏极，实际应用中，第一晶体管m1的源极和漏极可以互换，即第一晶体管m1的第一端指第一晶体管m1的漏极，第一晶体管m1的第二端指第一晶体管m1的源极。
91.本领域技术人员可根据实际情况设置第一晶体管m1为n型晶体管或p型晶体管，本技术不作限制，本技术具体实施例以第一晶体管m1为n型晶体管为例进行说明，可选的，设置第一晶体管m1的尺寸为0.2um/0.1um，即设置第一晶体管m1的宽长比为0.2微米比0.1微米。
92.在一个具体实施例中，假设1.0v(伏)的电源(电源用于为集成电路提供高电平电压vdd)有四条内引线连接到芯片(die)引脚，集成电路与电源间的回路有0.5nh(纳亨)电感，1.0v的电源和地之间假设是1nf(纳法)电容，这样估算下来lc网络的谐振频率大概是200mhz(兆赫兹)～300mhz(兆赫兹)。如果发生了esd事件，200mhz～300mhz频率范围内的能量是最容易被监测电路100监测到的，因此，本技术实施例把静噪滤波器110的带宽设置在300mhz量级，这样频率成分高于这个带宽的电源噪声会被滤除。
93.具体的，如图2所示，设置第一电阻r1与第二电阻r2的阻值为50ohm(欧姆)，第一电
容c1的电容值为4pf(皮法)，第二电容c2的电容值为2pf(皮法)，第三电阻r3的阻值为10kohm(千欧姆)，这种设置方式能够使得静噪滤波器110的带宽在300mhz量级，可以滤除频率高于300mhz的噪声，从而使得监测电路100具有更好的监测效果。
94.需要说明的是，本领域技术人员能够根据实际需要设置静噪滤波器110的带宽，以使得监测电路100具有更好的监测效果。
95.在一个具体实施例中，继续参考图2所示，若电压波动满足第一电压和第二电压的电压差增大且在第一预设范围内时，电压传感器120输出调整信号给锁存器130，锁存器130被配置为接收到调整信号后，输出端out0输出由第二逻辑状态转换为第一逻辑状态(本技术实施例中以输出端out0输出由逻辑0转换为逻辑1为例)；若第一电压和第二电压的电压差减小且在第二预设范围内且锁存器当前输出端输出为第一逻辑状态(具体为逻辑1)时，锁存器还被配置为维持输出端out0输出第一逻辑状态(具体为逻辑1)；以及若第一电压和第二电压的电压差减小且在第三预设范围内时，锁存器130处于非工作状态，且锁存器130还被配置为输出端out0处于浮置状态或输出负电位信号，以确定发生了静电放电事件(此时认为发生了较为严重的esd事件)。
96.具体实施时，参考图2所示，锁存器130包括第二晶体管m2、第三晶体管m3、第四晶体管m4和第五晶体管m5；第二晶体管m2的栅极连接锁存器130的输入端in0(即连接第一晶体管m1的第二端)，第二晶体管m2的第一端连接静噪滤波器110的第一端(指第一电容c1的第一端与第一电阻r1的第二端)，第二晶体管m2的第二端分别连接第三晶体管m3的第二端、第四晶体管m4的栅极、第五晶体管m5的栅极和锁存器130的输出端out0；第三晶体管m3的栅极连接锁存器130的输入端in0，第三晶体管m3的第一端连接静噪滤波器110的第二端(指第一电容c1的第二端与第二电阻r2的第二端)；第四晶体管m4的第一端连接静噪滤波器110的第一端，第四晶体管m4的第二端连接锁存器130的输入端in0和第五晶体管m5的第二端；第五晶体管m5的第一端连接静噪滤波器110的第二端。
97.可选的，具体实施时，设置第二晶体管m2与第四晶体管m4为p型晶体管，设置第三晶体管m3与第五晶体管m5为n型晶体管，使得锁存器130在正常工作时能够保持输入端in0逻辑状态与输出端out0逻辑状态，并使得二者逻辑状态始终相反，如输入端in0为逻辑1时，输出端out0为逻辑0，输出端out0为逻辑1时，输入端in0为逻辑0。
98.如图2所示，第一电压和第二电压的电压差在第一预设范围内是指：只要在第一预设范围内的电压差的值均可以使得第一晶体管m1开启，第一晶体管m1开启后锁存器输入端in0的逻辑状态由逻辑1变为逻辑0，即该电压差的值若超出了第一预设范围，则该电压差的值不能使得第一晶体管m1开启；第一电压vdd和第二电压vss之间的电压差在第二预设范围是指使得电压传感器120中第一晶体管m1栅极电压小于其栅极开启电压的电压差范围，此时第一晶体管m1并不能开启；第一电压vdd和第二电压vss之间的电压差在第三预设范围内是指使得锁存器130无法正常工作的电压范围。
99.具体实施时，继续参考图2所示，电流限制模块150包括第六晶体管m6、第七晶体管m7、第八晶体管m8和第九晶体管m9；第六晶体管m6的栅极连接锁存器130的输出端out0，第六晶体管m6的第一端连接静噪滤波器110的第一端，第六晶体管m6的第二端分别连接第七晶体管m7的第二端、第八晶体管m8的栅极和第九晶体管m9的栅极；第七晶体管m7的栅极连接锁存器130的输出端out0，第七晶体管m7的第一端连接静噪滤波器110的第二端；第八晶
体管m8的第一端连接静噪滤波器110的第一端，第八晶体管m8的第二端分别连接第九晶体管m9的第二端和监测信号的输出端out，第九晶体管m9的第一端连接静噪滤波器110的第二端。复位模块140包括第十晶体管m10；第十晶体管m10的栅极连接复位信号reset，第十晶体管m10的第一端连接静噪滤波器110的第二端，第十晶体管m10的第二端连接锁存器130的输出端out0(即连接第六晶体管m6的栅极和第七晶体管m7的栅极)。
100.具体的，可设置第六晶体管m6与第八晶体管m8为p型晶体管，第七晶体管m7与第九晶体管m9为n型晶体管，以使得电流限制模块150起到发生esd事件时，避免电流由第二电压信号端(连接vss的信号端)流向第一电压信号端(连接vdd的信号端)的作用，第十晶体管m10可根据实际情况设置为n型晶体管或p型晶体管，本技术不作限制，本文以第十晶体管m10为n型晶体管进行说明。
101.下面结合附图详细介绍本技术实施例提供的监测电路的工作原理。
102.本技术实施例以1v的电源为例进行介绍，本技术实施例中的第一电压为高电平电压vdd，第二电压为低电平电压vss，第一电压的具体电压值为1v，第二电压的具体电压值为0v。
103.发生esd事件后，第一电压有可能首先向正的方向震荡(即向电压值增大的方向震荡)，也有可能首先向负的方向震荡(即向电压值减小的方向震荡)，同理，第二电压也可能首先向正的方向震荡，也可能首先向负的方向震荡，因此存在图3、图4、图5和图6四种电压波动情况。
104.具体地，如图3所示，发生esd事件后，第一电压vdd首先向正的方向震荡，可以将图3看作正向vdd esd事件电源波形；如图4所示，发生esd事件后，第一电压vdd首先向负的方向震荡，可以将图4看作负向vdd esd事件电源波形；如图5所示，发生esd事件后，第二电压vss首先向正的方向震荡，可以将图5看作正向vss esd事件电源波形；如图6所示，发生esd事件后，第二电压vss首先向负的方向震荡，可以将图6看作负向vss esd事件电源波形。
105.以图3所示正向vdd esd事件电源波形为例，在esd事件发生后的整个衰减震荡过程中，有第一电压vdd相对于第二电压vss做正向波动导致两者之间电压差增大的阶段，也有第一电压vdd相对于第二电压vss做负向波动导致两者之间电压差减小的阶段，最终衰减过程结束，第一电压vdd稳定到esd事件发生前的1v，第二电压vss稳定到esd事件发生前的0v。
106.如图2和图3所示，首先发生的是第一电压vdd相对于第二电压vss的正向波动，称之为第一电压vdd相对于第二电压vss的第一次正向波动，这一变化会导致第一电压vdd和第二电压vss之间的电压差增大，第一电压vdd值的上升通过第二电容c2影响第一晶体管m1的栅极，第一晶体管m1的栅极电位随之上升，当第一晶体管m1的栅极电压升到可以打开第一晶体管m1时就会使锁存器130的状态发生变化，使得锁存器130的输入端in0由初始的逻辑1变成逻辑0，进而使得锁存器130的输出端out0由初始的逻辑0变成逻辑1。
107.接下来第一电压vdd相对于第二电压vss做第一次负向波动，vdd和vss之间的电压差变小，第一电压vdd值的下降也会通过第二电容c2使得第一晶体管m1的栅极电位随之下降，第一晶体管m1的栅极电位与第二电压vss之间的电压差将变小，所以第一晶体管m1最终会被关闭，这样锁存器130的输入端in0维持逻辑0状态，锁存器130的输出端out0维持逻辑1状态，因为第一电压vdd相对于第二电压vss做负向波动使得二者之间的电压差变小了，所
以锁存器130的输出端out0虽然是维持逻辑1状态，但是锁存器130的输出端out0的电位是跟随第一电压vdd一起下降的。因此只要第一电压vdd和第二电压vss之间的电压差没有减小到锁存器130不能工作的程度(即锁存器130中的晶体管栅源极电压差过小导致无法导通)，那么锁存器130的输入端in0会维持逻辑0状态，锁存器130的输出端out0会维持逻辑1状态。
108.如果第一电压vdd和第二电压vss之间的电压差继续减小以致锁存器130到了不能工作的程度，那么锁存器130中的晶体管都进入截止状态，锁存器130的输入端in0和锁存器130的输出端out0将会处于浮置(floating)状态，两者在电位上都接近于第二电压vss。
109.如果此后第一电压vdd继续相对于第二电压vss做负向波动并且出现了第一电压vdd的值低于第二电压vss的值的情况，这将导致锁存器130中的晶体管之间出现寄生pn结导通的状态，如图7所示，在这种情况下，锁存器130的输入端in0和锁存器130的输出端out0不会再是浮置状态，此时输入端in0和输出端out0会由pn结分压电路来决定电位，所以这两点的电位均会下降变成负电位。如图7所示，第一晶体管m1的pn结并联第五晶体管m5的pn结再串联上第四晶体管m4的pn结形成了一条通路，第三晶体管m3的pn结并联第十晶体管m10的pn结再串联上第二晶体管m2的pn结形成了另外一条通路。
110.随后，第一电压vdd相对于第二电压vss会再次出现正向波动，称之为第一电压vdd相对于第二电压vss的第二次正向波动，第一电压vdd的值再次上升将逐渐关闭这条pn结寄生通路，锁存器130的输入端in0和锁存器130的输出端out0的电位会从负电位升高接近第二电压vss，第一电压vdd的值继续上升，锁存器130将恢复工作状态，同时第一晶体管m1也有可能再次被打开从而赋予锁存器130一个确定的逻辑状态，具体指锁存器130连接的锁存器130的输入端in0的以及锁存器130的输出端out0具有确定的逻辑状态。但是如图3所示，第一电压呈现的是一个衰减震荡的过程，第二次第一电压vdd相对于第二电压vss的正向波动的幅度不会有第一次那么大，虽然第一晶体管m1的栅极电位会随着第一电压vdd的值再次升高而变高，但这次第一晶体管m1有可能不能被打开，此时锁存器130的输入端in0以及锁存器130的输出端out0的电位就完全取决于锁存器120在由不能工作的状态恢复为能工作的状态这一过程中的特性。
111.需要说明的是，在esd事件发生后从而引起第一电压vdd和第二电压vss之间电压差波动的这个过程里，一旦电压差减小到锁存器130不能正常工作的程度，就可以认为已经发生了非常严重的esd事件，因此，可通过选择合适的第二晶体管m2与合适的第四晶体管m4，使得在第一电压vdd相对于第二电压vss的第二次正向波动过程中，锁存器130的输出端out0充电速度快于锁存器130的输入端in0，使得锁存器130由第一电压vdd和第二电压vss之间电压差不满足锁存器130工作状态恢复为满足锁存器130工作状态时，可以将锁存器130的输入端in0设置为逻辑0，锁存器130的输出端out0设置为逻辑1。
112.具体地，如图2所示，电流限制模块150的状态随锁存器130状态改变，即监测信号out的逻辑状态根据锁存器130的输出端out0逻辑状态改变，输出端out0为逻辑1时，监测信号out也为逻辑1，输出端out0为逻辑0时，监测信号out也为逻辑0，进而输出监测信号out触发集成电路的静电保护机制。需要说明的是，电流限制模块150的晶体管能限制esd事件发生时的电流方向，防止esd事件发生时电流由第二电压vss向第一电压vdd导通。
113.需要说明的是，集成电路的静电保护是多样的，本领域技术人员能够根据实际情
况选择合适的静电保护机制，本实施例不作限定。
114.如图2所示，复位模块140用于在esd事件结束后，根据复位信号reset将锁存器130的输出端out0由逻辑1初始化为逻辑0，将锁存器130变为初始状态，使监测电路100继续进行esd事件监测；复位信号reset进行复位的方式与现有技术类似，由于不涉及本技术的改进点，因此这里不再赘述。
115.需要说明的是，如图3所示，在第一次正向波动过程中，当第一电压vdd和第二电压vss之间的电压差增大后落入第一预设范围内时，第一晶体管m1开启，使得输出端out0由初始的逻辑0变成逻辑1，以确定发生了静电放电事件；接着，在第一次负向波动过程中，当第一电压vdd和第二电压vss之间的电压差减小，当该电压差落入第二预设范围内时，第一晶体管m1被关闭，此时锁存器130的输出端out0维持逻辑1，以确定发生了静电放电事件；当第一电压vdd和第二电压vss之间的电压差继续减小以致锁存器130到了不能工作的程度，认为此时该电压差落入了第三预设范围内，此时锁存器130的输出端out0将会处于浮置状态，以确定发生了严重的esd事件；进一步地，本技术中的第三预设范围还包括第一电压vdd低于第二电压vss时的电压差范围，此时锁存器130的输出端out0输出负电位信号，以确定发生了严重的esd事件；接着，在第二次正向波动过程中，若在该过程中第一电压vdd和第二电压vss之间的电压差无法落入第一预设范围，只能落入第二预设范围和第三预设范围时，在该电压差落入第二预设范围时，此时锁存器130恢复到工作状态，锁存器130有能力在不依靠电压传感器120的情况下自己设置状态，将输入端in0设置为逻辑0，输出端out0设置为逻辑1，此时确定监测到了有esd事件发生。
116.类似的，对于图4、图5、图6所示波形的esd事件，整个衰减过程中既有电压差变大阶段，也有电压差变小的阶段，监测电路100工作原理与上述工作原理类似，因此不再赘述。
117.在发生esd事件时，第一电压vdd和第二电压vss的电压波动并非全部如图3至图6所示，整个衰减过程如正弦波中既有电压差变大的阶段，也有电压差变小的阶段。第一电压vdd和第二电压vss的电压波动还有衰减过程非常迅速的过程，因此存在如图8-图11所示的四种电压波动情况：如图8所示为衰减过程非常迅速的正向vdd esd事件电源波形；如图9所示为衰减过程非常迅速的负向vdd esd事件电源波形；如图10所示为衰减过程非常迅速的正向vss esd事件电源波形；如图11所示为衰减过程非常迅速的负向vss esd事件电源波形。
118.对于图9以及图10所示esd事件电源波形，因为在图10中的第一次正向波动以及图9中的第一次负向波动过程中，第一电压vdd与第二电压vss间的电压差始终小于第一晶体管m1的栅极开启电压，即第一电压vdd与第二电压vss之间的电压差在第二预设范围内、或在第三预设范围内，若第一电压vdd与第二电压vss之间的电压差只在第二预设范围内波动，图2所示的监测电路100便无法对图9和图10这两种波形做出有效反应。
119.在一个具体实施例中，如图12所示，监测电路100还包括临界条件监测电路160，用于在电压波动仅有第一电压vdd和第二电压vss之间的电压差减小时，对第一电压vdd和第二电压vss进行滤波处理，根据第一电压vdd和滤波后的第一电压vddfilter之间的电压差控制监测信号out的逻辑状态为第一逻辑状态(具体为逻辑1)；本技术实施例中的第二电压为共地电压。
120.具体实施时，临界条件监测电路包括第三电容c3、第四电阻r4和至少一个第十一
晶体管m11；第四电阻r4的第一端连接第一电压信号端(vdd信号端)，第四电阻r4的第二端连接第三电容c3的第一端和第十一晶体管m11的第一端；第三电容c3的第二端连接第二电压信号端(vss信号端)；第十一晶体管m11的栅极连接第一电压信号端(vdd信号端)，第十一晶体管m11的第二端连接监测信号的输出端out。
121.本领域技术人员可根据实际情况设置第十一晶体管m11为p型晶体管或n型晶体管，本文以第十一晶体管m11为p型晶体管进行说明，可选的，设置第十一晶体管m11与第一晶体管m1的灵敏度相同。
122.需要说明的是，上述灵敏度相同指使得第一晶体管m1与第十一晶体管m11开启时，第一电压vdd或第二电压vss变化量相同。
123.类似于设置静噪滤波器110的带宽，可通过设置第三电容c3的电容以及第四电阻r4的阻值调节临界条件监测电路160中的rc电路(第四电阻r4以及第三电容c3组成的rc电路)带宽，使得临界条件监测电路160具有更好的监测效果，如假设rc电路的谐振频率大概是200～300mhz，可设置第三电容c3的电容值为4pf(皮法)，设置第四电阻r4的阻值为100kohm(千欧姆)。
124.对于图9的波形，第一电压vdd相对于第二电压vss做第一次负向波动，第一电压vdd与第二电压vss之间的电压差减小，第一电压vdd经过第四电阻r4和第三电容c3的低通滤波网络得到滤波后的第一电压vdd_filter，第一电压vdd和滤波后的第一电压vdd_filter之间的电压差如果可以打开第十一晶体管m11，那么监测信号out的输出端就会被充电到高电位，输出逻辑1状态；对于图10的波形，第二电压vss相对于第一电压vdd做第一次正向波动，第一电压vdd与第二电压vss之间的电压差减小，第二电压vss经过第三电容c3和第四电阻r4的高通滤波网络影响滤波后的第一电压vdd_filter，如果第一电压vdd和滤波后的第一电压vdd_filter之间的电压差可以打开第十一晶体管m11，那么监测信号out的输出端就会被充电到高电位，输出逻辑1状态。
125.基于同一发明构思，本技术实施例提出了一种集成电路，如图13所示，包括多个上述的监测电路(图中示出了第一个监测电路101、第二个监测电路102、第三个监测电路103和第四个监测电路104四个监测电路)，还包括寄存器200、逻辑电路300和上电复位电路400；寄存器200用于根据监测等级输出多个参考信号(如图13所示第一参考信号register1、第二参考信号register2、第三参考信号register3)至逻辑电路300；逻辑电路300用于接收多个监测电路输出的多个监测信号(如图13所示第一个监测电路101对应的第一监测信号bit0、第二个监测电路102对应的第二监测信号bit1、第三个监测电路103对应的第三监测信号bit2、第四个监测电路104对应的第四监测信号bit3)，并根据监测信号以及参考信号输出控制信号至上电复位电路400；上电复位电路400用于根据控制信号对集成电路进行上电复位，以释放集成电路积累的电荷。
126.需要说明的是，第一个监测电路101、第二个监测电路102、第三个监测电路103和第四个监测电路104的具体电路图如图2所示，对于第一个监测电路101，图2中的监测信号输出端out记为第一监测信号输出端out1，第一监测信号输出端out1与图13中逻辑电路300包括的最上面的与门连接，第一监测信号输出端out1输出第一监测信号bit0；对于第二个监测电路102，图2中的监测信号输出端out记为第二监测信号输出端out2，第二监测信号输出端out2与图13中逻辑电路300包括的中间的与门连接，第二监测信号输出端out2输出第
二监测信号bit1；对于第三个监测电路103，图2中的监测信号输出端out记为第三监测信号输出端out3，第三监测信号输出端out3与图13中逻辑电路300包括的最下面的与门连接，第三监测信号输出端out3输出第三监测信号bit2；对于第四个监测电路104，图2中的监测信号输出端out记为第四监测信号输出端out4，第四监测信号输出端out4与图13中逻辑电路300包括的最下面的或门连接，第四监测信号输出端out4输出第四监测信号bit3；第一监测信号bit0、第二监测信号bit1、第三监测信号bit2和第四监测信号bit3的逻辑状态在上面监测电路部分已进行了详细的论述，这里不再赘述。
127.本实施例提供的集成电路，通过寄存器200输出多个参考信号，逻辑电路300根据监测信号以及参考信号输出控制信号至上电复位电路400进行初始化，使得集成电路能够自由选择监测范围，实现对esd事件的分级控制与释放，达到保护集成电路的目的。同时还能够避免噪声干扰误触发上电复位电路400，提升监测准确性。
128.可选的，多个监测电路(第一个监测电路101、第二个监测电路102、第三个监测电路103、第四个监测电路104)共用同一个静噪滤波器110，以节省电路版图，降低成本。
129.在一个具体实施例中，参考图13、14所示，多个监测电路(第一个监测电路101、第二个监测电路102、第三个监测电路103、第四个监测电路104)包括的第一晶体管m1开启电压不同，多个监测电路包括临界条件监测电路160，临界条件监测电路160包括第三电容c3、第四电阻r4和多个第十一晶体管(第一个第十一晶体管m11-1、第二个第十一晶体管m11-2、第三个第十一晶体管m11-3和第四个第十一晶体管m11-4)；第四电阻r4的第一端连接第一电压信号端(vdd信号端)，第四电阻r4的第二端连接第三电容c3的第一端和多个第十一晶体管的第一端；第三电容c3的第二端连接第二电压信号端(vss信号端)；多个第十一晶体管的栅极连接第一电压信号端(vdd信号端)，多个第十一晶体管开启电压不同，不同开启电压的多个第十一晶体管的第二端根据监测电路包括的第一晶体管开启电压一一对应连接监测信号的输出端。
130.具体的，参考图13、图14所示，假设集成电路包括4个不同的监测电路(第一个监测电路101、第二个监测电路102、第三个监测电路103和第四个监测电路104)，集成临界条件监测电路170包括4个第十一晶体管(第一个第十一晶体管m11-1、第二个第十一晶体管m11-2、第三个第十一晶体管m11-3和第四个第十一晶体管m11-4)，可选的，四个第十一晶体管均为p型晶体管，尺寸均为2u/80n，即长宽比为2微米比80纳米；第一个第十一晶体管m11-1与第一个监测电路101中的第一晶体管m1为同一灵敏度的晶体管，第一个第十一晶体管m11-1第二端连接第一监测信号输出端out1；第二个第十一晶体管m11-2与第二个监测电路102中的第一晶体管m1为同一灵敏度的晶体管，第二个第十一晶体管m11-2第二端连接第二监测信号输出端out2；第三个第十一晶体管m11-3与第三个监测电路103中的第一晶体管m1为同一灵敏度的晶体管，第三个第十一晶体管m11-3第二端连接第三监测信号输出端out3；第四个第十一晶体管m11-4与第四个监测电路104中的第一晶体管m1为同一灵敏度的晶体管，第四个第十一晶体管m11-4第二端连接第四监测信号输出端out4。
131.需要说明的是，上述同一灵敏度指使得第一晶体管m1与第十一晶体管m11开启时，第一电压vdd或第二电压vss变化量相同。
132.具体的，本领域技术人员可以根据实际需要设计多个监测电路包括的第一晶体管m1的开启电压，以使得集成电路中多个监测电路监测esd事件的灵敏度不同。
133.在一个具体实施例中，参考图13所示，假设集成电路包括4个不同的监测电路，由第一个监测电路101到第四个监测电路104包括的第一晶体管m1的开启电压依次升高，即第一个监测电路101包括的第一晶体管m1的灵敏度最高，第四个监测电路104包括的第一晶体管m1的灵敏度最低。具体的，假设第一个监测电路101包括的第一个第一晶体管在第一电压vdd或第二电压vss波动超过0.25v时开启，那么第一个监测电路101可监测超过0.25v的esd事件；类似的，假设第二个监测电路102包括的第二个第一晶体管在第一电压vdd或第二电压vss波动超过0.35v时开启，那么第二个监测电路102可监测超过0.35v的esd事件；假设第三个监测电路103包括的第三个第一晶体管在第一电压vdd或第二电压vss波动超过0.45v时开启，那么第三个监测电路103可监测超过0.45v的esd事件；假设第四个监测电路104包括的第四个第一晶体管在第一电压vdd或第二电压vss波动超过0.55v时开启，那么第四个监测电路104可监测超过0.55v的esd事件。
134.当监测电路监测到esd事件时，对应监测电路的监测信号输出状态由逻辑0变为逻辑1。当没有或者只是发生了轻微esd事件时，如第一电压vdd或第二电压vss波动小于0.25v，可以认为不发生esd事件，锁存器130输出端out0维持逻辑0，四个监测信号bit0-bit3的输出状态全部都是逻辑0，如果发生了严重esd事件，比如电压波动大到以致锁存器130不能正常工作的程度，在电压恢复到锁存器130能够正常工作后，参考上述锁存器130设置原则，四个监测信号bit0-bit3的输出状态会全部变为1。处在这两种极端情况之间的esd事件，可以细分成四个等级，其中定义bit0的权重最低，bit3权重最高。
135.参考如下表1所示，表1是一个具体设置多个第一晶体管m1开启电压的实施例，第一电压vdd或第二电压vss波动对应监测信号的变化，swing指的是vdd或者vss上发生的电压波动摆幅，abs(swing)代表的是摆幅绝对值：
[0136][0137]
表1
[0138]
如上表1示出了采用工艺角(process corner)为ff(fast nmos and fast pmos，快快)、ss(slow nmos and slow pmos，慢慢)、tt(typical nmos and typical pmos，平均)的晶体管的芯片(die)分别在-45摄氏度、60摄氏度、125摄氏度的监测信号bit逻辑状态与
电压摆幅的对应情况，本领域技术人员可通过得到如上述表图确定各个监测电路的监测范围，从而通过寄存器200选择集成电路的监测范围。
[0139]
具体的，参考上表，在一些具体实施例中，对于采用上述集成电路且晶体管工艺角为ff的芯片，在-45摄氏度情况下，电压波动大于0.29v时，第一监测信号bit0为逻辑1；电压波动大于0.35v时，第一监测信号bit0与第二监测信号bit1均为逻辑1；电压波动大于0.45v时，第一监测信号bit0、第二监测信号bit1和第三监测信号bit2均为逻辑1；电压波动大于0.48v时，第一监测信号bit0、第二监测信号bit1、第三监测信号bit2和第四监测信号bit4均为逻辑1。
[0140]
类似的，对于采用上述集成电路且晶体管工艺角为tt的芯片，在60摄氏度情况下，电压波动大于0.28v时，第一监测信号bit0为逻辑1；电压波动大于0.35v时，第一监测信号bit0与第二监测信号bit1均为逻辑1；电压波动大于0.45v时，第一监测信号bit0、第二监测信号bit1和第三监测信号bit2均为逻辑1；电压波动大于0.5v时，第一监测信号bit0、第二监测信号bit1、第三监测信号bit2和第四监测信号bit4均为逻辑1。
[0141]
对于采用上述集成电路且晶体管工艺角为ss的芯片，在125摄氏度情况下，电压波动大于0.32v时，第一监测信号bit0为逻辑1；电压波动大于0.38v时，第一监测信号bit0与第二监测信号bit1均为逻辑1；电压波动大于0.47v时，第一监测信号bit0、第二监测信号bit1和第三监测信号bit2均为逻辑1；电压波动大于0.55v时，第一监测信号bit0、第二监测信号bit1、第三监测信号bit2和第四监测信号bit4均为逻辑1。
[0142]
因此，根据上表可得，bit0为逻辑1时，可监测超过0.28v的esd事件，bit1为逻辑1时，可监测超过0.35v的esd事件，bit2为逻辑1时，可监测超过0.45v的esd事件，bit3为逻辑1时，可监测超过0.48v的esd事件。另外，当内部设计寄存器的值为0001时，意味着可以监测到超过250v的esd事件，当内部设计寄存器的值为0011时，意味着可以监测到超过350v的esd事件，当内部设计寄存器的值为0111时，意味着可以监测到超过450v的esd事件，当内部设计寄存器的值为1111时，意味着可以监测到超过550v的esd事件。
[0143]
具体的，如图13所示，将bit0-bit2这三个监测信号分别和来自寄存器200的第一参考信号register1、第二参考信号register1、第三参考信号register3进行与操作，在第一参考信号register1、第二参考信号register1、第三参考信号register3线路上增加rc低通滤波网络的避免esd事件导致连接到与门的参考信号register状态发生变化。
[0144]
通过设置在第一参考信号register1、第二参考信号register2、第三参考信号register3的逻辑状态选择集成电路监测的esd事件电压波动范围，这样的设计尽可能的覆盖芯片在正常使用过程中和一些破坏实验时产生的电压。假设第一个监测电路101在第一电压vdd或第二电压vss波动超过0.25v时输出逻辑状态为1的第一监测信号bit0，通过寄存器200设置第一参考信号register1为逻辑1，即使得集成电路可监测所有第一电压vdd或第二电压vss波动超过0.25v的esd事件。存在第一电压vdd或第二电压vss波动超过0.25v的esd事件时，逻辑电路300即输出逻辑状态为1的控制信号控制上电复位电路400进行上电复位，以释放集成电路积累的电荷。
[0145]
类似的，假设第二个监测电路102在第一电压vdd或第二电压vss波动超过0.35v时输出逻辑状态为1的第二监测信号bit1，通过寄存器200设置第一参考信号register1为逻辑0，第二参考信号register2为逻辑1，使得集成电路可监测所有第一电压vdd或第二电压
vss波动超过0.35v的esd事件；假设第三个监测电路103在第一电压vdd或第二电压vss波动超过0.45v时输出逻辑状态为1的第三监测信号bit2，通过寄存器200设置第一参考信号register1和第二参考信号register2均为逻辑0，第三参考信号register3为逻辑1，使得集成电路可监测所有第一电压vdd或第二电压vss波动超过0.45v的esd事件；假设第四个监测电路104在第一电压vdd或第二电压vss波动超过0.55v时输出逻辑状态为1的第四监测信号bit3，通过寄存器200设置第一参考信号register1、第二参考信号register2和第三参考信号register3均为逻辑0，使得集成电路可监测所有第一电压vdd或第二电压vss波动超过0.55v的esd事件。
[0146]
另外，如果集成电路在没有esd事件发生时，出现了噪声干扰触发上电复位电路400的情况，把相应的参考信号register设成逻辑0状态来分别避免bit0-bit2这三个监测信号因噪声干扰触上电复位电路400。
[0147]
具体的，参考图13所示，假设第一监测信号bit0会受到噪声干扰触发上电复位电路400，实际上并没有发生esd事件，便可以把监测信号bit0对应的第一参考信号register1设置为逻辑0状态，以此避免噪声干扰，类似的，本领域技术人员可根据实际噪声干扰情况分别设置第二监测信号bit1，第三监测信号bit2对应的第二参考信号register2、第三参考信号register3设置为逻辑0状态，以避免因噪声干扰触上电复位电路400。
[0148]
上电复位电路根据控制信号对集成电路进行上电复位，以初始化集成电路，该初始化过程是集成电路内部mcu(microcontroller unit，微控制单元)的动作，在初始化过程中的断电过程实现集成电路引脚接地，完成电荷释放从而达到保护集成电路的目的。
[0149]
基于同一发明构思，本技术实施例提供了一种集成电路的监测保护方法，用于监测静电放电事件，并根据监测结果进行电荷释放，如图15所示，该监测保护方法包括：
[0150]
s100：监测电路根据第一电压信号和第二电压信号波动输出监测信号；
[0151]
s200：寄存器根据监测等级输出多个参考信号，逻辑电路根据监测信号和参考信号输出控制信号；
[0152]
s300：上电复位电路根据控制信号对集成电路进行上电复位，以释放集成电路积累的电荷。
[0153]
本技术实施例提供的监测保护方法具有与上述集成电路相同的有益效果，因此不再赘述。
[0154]
具体的，在一个实施例中，监测电路根据第一电压和第二电压的电压波动输出监测信号，包括：
[0155]
s110：静噪滤波器吸收第一电压信号端和第二电压信号端能量；
[0156]
s120：电压传感器检测第一电压信号端和第二电压信号端之间的电压波动，当电压波动满足设定条件时，输出调整信号给锁存器；
[0157]
s130：锁存器接收到调整信号后，输出端输出第一逻辑状态，以确定发生了静电放电事件；
[0158]
s140：电流限制模块在发生静电放电事件时，阻断由第二电压信号端流向第一电压信号端的电流，并根据锁存器的输出生成监测信号。
[0159]
本技术实施例监测电路根据第一电压和第二电压的电压波动输出监测信号的具体方法在上面已经进行了详细介绍，这里不再赘述。
[0160]
本技术实施例中寄存器根据监测等级输出多个参考信号具体为：当需要监测第一电压vdd或第二电压vss波动大于0.25v的esd事件时，寄存器输出第一参考信号register1为逻辑1，第二参考信号register1和第三参考信号register3为逻辑0，具体设置方式上面已经进行了介绍，这里不再赘述。
[0161]
综上所述，本技术实施例提供的技术方案至少能够实现如下有益效果：
[0162]
本技术实施例提供的监测电路100，通过静噪滤波器110吸收第一电压信号端和第二电压信号端能量，电压传感器120在静噪滤波器110吸收第一电压信号端和第二电压信号端能量后，检测第一电压信号端和第二电压信号端的电压波动，当电压波动满足设定条件时，输出调整信号给锁存器130，锁存器130被配置为接收到调整信号后，输出端out0输出第一逻辑状态，以确定集成电路发生静电放电事件，进而在确定了静电放电事件后能够触发集成电路静电保护机制，从而可以避免静电放电事件对集成电路的损坏。另外，本技术实施例提供的监测电路100，能够通过改变电压传感器120灵敏度实现对不同程度esd事件的识别，进而触发集成电路静电保护机制，实现对esd事件进行监测以及分级控制和释放，达到保护集成电路的目的。
[0163]
在本技术的描述中，需要理解的是，术语“中心”、“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
[0164]
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
[0165]
以上所述仅是本技术的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本技术的保护范围。