高纵横比结构分析的制作方法
【技术领域】
[0001 ] 本发明涉及结构的带电粒子束处理。
【背景技术】
[0002]检查显微(包括纳米级)结构以用于过程监视和失败分析的常见方法是用聚焦离子束(FIB)在结构中切割沟槽以使横截面暴露，并且然后用扫描电子显微镜(SEM)来查看横截面。然而，离子束铣削伪像(artifacts)可能使暴露的横截面畸变，使得电子束图像不示出结构的准确图像。
[0003]一个伪像称为“帘幕化”，因为其可以看起来像帘幕。当以不同的速率来去除不同的材料时，诸如当样本包括被离子束以不同的速率铣削的材料时发生帘幕化。帘幕化也可以在铣削具有不规则形状的表面时发生。
[0004]当暴露具有比其宽度大得多的高度的特征时，可以产生严重的伪像。此类结构称为“高纵横比”特征。例如，具有为其宽度四倍的高度的特征将被视为高纵横比特征。例如，集成电路中的层之间的孔或接触部常常具有比其宽度大几倍的高度。
[0005]由于半导体制造工艺包装更多电路成较小包装，集成电路设计正变成更多立体的(三维)并且合并更多高纵横比特征。在分析高纵横比结构、尤其是未填充接触孔时，对于诸如3D NAND电路之类的3D集成电路(IC)而言，常规离子束样本制备引起不可接受的伪像，诸如结构畸变和帘幕化。
[0006]当在样本上存在未填充高纵横比孔时，在实心区域与邻近于未填充孔的区域之间存在铣削速率方面的很大差异。铣削速率方面的该很大差异导致帘幕化或瀑布效应，使孔的形状畸变的另一伪像。来自离子束铣削过程的结构损坏和伪像使得难以分析高纵横比垂直结构。
[0007]例如，过程工程师需要查看的一个结构特征是硅通孔(TSV)。横截面TSV是在半导体实验室中表征空隙和表面界面的常见做法。由于通常在50— 300 nm的TSV的深度，用离子束来铣削TSV的横截面可能导致显著的帘幕化。
[0008]由于通过使用离子束铣削来暴露特征的损坏和伪像，图像并未如实地示出制造过程的结果。伪像与测量结果和制造过程的评定相干扰，因为图像和测量结果示出样本制备的结果而不仅仅是制造过程的产品。
[0009]需要一种用于在不改变结构或产生伪像的情况下查看和测量高纵横比结构的方法。
【发明内容】
[0010]本发明的目的是提供一种用于分析高纵横比结构的可靠系统。
[0011]向工件表面中铣削斜沟槽。在斜沟槽的表面上沉积保护层，并且然后通过铣削通过保护层来使感兴趣特征的横截面暴露。减少了伪像，因为与在原始工件表面以下的特征深度相比，减小了在保护层以下的感兴趣特征的深度。
[0012]可以使用多种技术来查看或分析暴露横截面，所述技术诸如扫描电子显微术、光学显微术、X射线分析或显微拉曼分析。该过程为高纵横比3D IC结构工艺和包括孔、沟槽及其他结构的其他高纵横比工艺提供可靠的分析结果。
[0013]前述内容已相当广泛地概括了本发明的特征和技术优点，以便可更好地理解随后的本发明的详细描述。后文将描述本发明的附加特征和优点。本领域的技术人员应认识到的是可容易地利用公开的概念和特定实施例作为用于修改或设计执行本发明的相同目的的其他结构的基础。本领域的技术人员还应认识到的是此类等效构造不脱离如在所附权利要求中所阐述的本发明的精神和范围。
【附图说明】
[0014]为了更透彻地理解本发明及其优点，现在对结合附图进行的以下描述进行参考，在所述附图中:
图1是示出了如图2— 5中所示的过程步骤的流程图；
图2示出了被用FIB进行横截面铣削的倾斜样本；
图3示出了经历电子束点沉积的非倾斜样本；
图4示出了具有FIB铣削横截面的倾斜样本；
图5示出了在感兴趣区(ROI)上使用SEM成像的切片和查看过程；以及图6A — 6C示出了在工件表面以下不同深度处的感兴趣区。
[0015]图7示意性地示出了可以用来实现本发明的双束系统。
【具体实施方式】
[0016]本发明的实施例减少了通过离子束铣削而暴露的特征中的损坏和伪像。实施例对分析新的3D结构特别有用，诸如3D NAND结构，其包括未填充高纵横比孔。可以在晶片形式的样本或在诸如单独集成电路之类的较小样本上执行该过程。
[0017]本发明的一个实施例在沉积保护层之前以非垂直角度对样本进行铣削，其后面是垂直铣削以使高纵横结构的横截面暴露以用于成像。通过调整垂直铣削的倾斜台阶角度和位置，可以在高纵横比结构的任何期望深度处使ROI暴露。
[0018]通过在沉积保护层之前使台阶例如在约30°至约33.5°之间倾斜，减少或消除帘幕效应，因为减少了保护层与ROI之间的材料，并且缩短了在表面以下的ROI的深度。具有保护层的表面以下的较短深度减少了帘幕化，因为在ROI上存在较少的材料不均匀地阻碍离子束。
[0019]由于用来切割横截面的角度，暴露横截面面中的交替实心材料和空隙在高度方面展示出约I μ m至1.5 μ m的台阶。优选保护层沉积过程覆盖该台阶(如果在样本中存在的话)以呈现用于离子束的相对均匀的表面来铣削。例如，使用相对高电压电子束来执行电子束致沉积，优选地大于10 keV、大于20 keV且更优选地约30 keV。这使得能够用诸如钼或钨之类的保护材料填充由空的高纵横比结构产生的台阶。因此，本发明用这种鲁棒的解决方案提供了可靠的ROI分析。可以使用其他沉积技术，诸如其他束致沉积，包离子束致沉积、激光束致沉积或团簇束沉积。
[0020]图1是示出了提供用于3D集成电路的高纵横比结构分析的离子束分析方法的过程步骤的过程流程图。图2— 5以不按比例的方式示出了该过程步骤期间的样本，并且图7示出了可以用来执行图1的过程的典型双束系统。图1的过程被描述为在其中电子柱垂直且离子柱以52°倾斜的双束系统上执行。在其他硬件配置中，台阶倾斜将不同以在束与工件之间产生相同的相对角。
[0021]在步骤102中，使台阶倾斜至约30°与约33.5°之间的角，导致离子束202与工件表面206的法线204之间的在约18.5°与约22°之间的角。在其他实施例中，离子束202与法线204之间的角在5°与50°之间。在步骤104中，FIB铣削沟槽210以使包括高纵横比孔212的如图2中所示的横截面面216暴露。横截面面216并不垂直于样本表面。每个箭头示出离子束202的扫描路径，其可以随着束扫描而进入页面的平面中以铣削沟槽。
[0022]由于较少的次级电子从窄沟槽的底部逸出，所以沟槽210优选地足够宽以提供用于从沟槽中深的ROI进行成像的良好次级电子信号。宽横截面面积允许次级电子从要检测沟槽的底部逸出。通常，沟槽区域的横截面应为感兴趣区的尺寸的至少两倍。
[0023]在步骤106中，使台阶倾斜使台阶至0°，使得电子束302垂直于工件表面206且在与斜表面216的18.5°和22°之间定向。在步骤108中，使用如图3中所示的电子束致沉积在感兴趣区上面沉积钼、钨或其他材料的保护层304。优选地通过增加要填充在暴露台阶中的电子的动量而使用约30 keV的电子能量以获得最佳台阶覆盖。
[0024]步骤110示出台阶倾斜至52°，使得离子束垂直于表面，如图4中所示。步骤112示出执行FIB横截面。52°台阶倾斜在样本表面与离子柱之间实现直角。
[0025]步骤112形成可以用多种方法来成像或分析的感兴趣区的垂直横截面，所述方法包括扫描电子显微术、X射线分析、显微拉曼(Hiic1-Raman)或其他方法。图4