3、第四模数 转换器4、第一SRAM存储器8、第二SRAM存储器9、四选一选择器10、第一异步FIFO模块11、 第二异步FIFO模块12、第S异步FIFO模块13、第四异步FIFO模块14、第五异步FIFO模块 15、 第一时延估计器16、第二时延估计器17、第=时延估计器18、逻辑控制模块20、数字下 变频器21、第一FFT模块191、第二FFT模块192、第SFFT模块193、第四FFT模块194、有 限脉冲滤波器、乘法器和加法器均采用其技术领域的成熟产品。
[0035] 实施例S:如图1和图2所示，一种基于自适应TIADC的频谱分析模块，包括第一 模数转换器1、第二模数转换器2、第=模数转换器3、第四模数转换器4、第一分数延迟滤波 器5、第二分数延迟滤波器6、第=分数延迟滤波器7、第一SRAM存储器8、第二SRAM存储 器9、四选一选择器10、第一异步FIFO模块11、第二异步FIFO模块12、第S异步FIFO模 块13、第四异步FIFO模块14、第五异步FIFO模块15、第一时延估计器16、第二时延估计器 17、第S时延估计器18、FFT模组19、逻辑控制模块20和数字下变频器21 ;FFT模组19包 括第一FFT模块191、第二FFT模块192、第SFFT模块193和第四FFT模块194 ;四选一选 择器10具有第一输入端、第二输入端、第=输入端、第四输入端和使能端；第一时延估计器 16、 第二时延估计器17和第立时延估计器18分别具有第一输入端、第二输入端和输出端； 第一FFT模块191、第二FFT模块192、第SFFT模块193和第四FFT模块194均具有输入 端、输出端和控制端；第一模数转换器1的输出端和第一SRAM存储器8的输入端连接，第 一SRAM存储器8的输出端分别与第一异步FIFO模块11的输入端和四选一选择器10的第 一输入端连接；第二模数转换器2的输出端和第一分数延迟滤波器5的采样信号输入端连 接，第一分数延迟滤波器5的输出端分别与第二异步FIFO模块12的输入端和四选一选择 器10的第二输入端连接；第=模数转换器3的输出端和第二分数延迟滤波器6的采样信 号输入端连接，第二分数延迟滤波器6的输出端分别与第S异步FIFO模块13的输入端和 四选一选择器10的第=输入端连接；第四模数转换器4的输出端和第=分数延迟滤波器7 的采样信号输入端连接，第S分数延迟滤波器7的输出端分别与第四异步FIFO模块14的 输入端和四选一选择器10的第四输入端连接；第一异步FIFO模块11的输出端和第一FFT 模块191的输入端连接，第二异步FIFO模块12的输出端和第二FFT模块192的输入端连 接，第S异步FIFO模块13的输出端和第SFFT模块193的输入端连接，第四异步FIFO模 块14的输出端和第四FFT模块194的输入端连接；第一FFT模块191的输出端分别与第一 时延估计器16的第一输入端、第二时延估计器17的第一输入端和第=时延估计器18的第 一输入端连接；第二FFT模块192的输出端与第一时延估计器16的第二输入端连接；第S FFT模块193的输出端与第二时延估计器17的第二输入端连接；第四FFT模块194的输出 端与第=时延估计器18的第二输入端连接；第一时延估计器16的输出端和第一分数延迟 滤波器5的时延信号输入端连接，第二时延估计器17的输出端和第二分数延迟滤波器6的 时延信号输入端连接，第=时延估计器18的输出端和第=分数延迟滤波器7的时延信号输 入端连接；四选一选择器10的输出端与数字下变频器21的输入端连接，数字下变频器21 的输出端与第五异步FIFO模块15的输入端连接，第五异步FIFO模块15的输出端分别与 第一FFT模块191的输入端、第二FFT模块192的输入端、第SFFT模块193的输入端和第 四FFT模块194的输入端连接，第一FFT模块191的输出端、第二FFT模块192的输出端、 第SFFT模块193的输出端和第四FFT模块194的输出端分别与第二SRAM存储器9的输 入端连接；逻辑控制模块20分别与第一FFT模块191的控制端、第二FFT模块192的控制 端、第SFFT模块193的控制端和第四FFT模块194的控制端连接；四选一选择器10的使 能端接入依次选通四选一选择器10的第一输入端、第二输入端、第=输入端和第四输入端 的使能控制信号。
[0036] 本实施例中，第一分数延迟滤波器5为Farrow结构滤波器；第二分数延迟滤波器 6和第=分数延迟滤波器7的结构与第一分数延迟滤波器5相同。
[0037] 如图3所示，第一分数延迟滤波器5包括四个结构相同的有限脉冲滤波器、=个结 构相同的乘法器和=个结构相同的加法器，有限脉冲滤波器具有信号输入端、信号输出端 和时钟控制端，四个结构相同的有限脉冲滤波器分别为第一有限脉冲滤波器51、第二有限 脉冲滤波器52、第=有限脉冲滤波器53和第四有限脉冲滤波器54,乘法器具有第一乘数 输入端、第二乘数输入端和输出端，=个结构相同的乘法器分别为第一乘法器55、第二乘法 器56和第=乘法器57,加法器具有第一加数输入端、第二加数输入端和输出端，=个结构 相同的加法器分别为第一加法器58、第二加法器59和第=加法器60 ;第一有限脉冲滤波 器51的信号输入端、第二有限脉冲滤波器52的信号输入端、第=有限脉冲滤波器53的信 号输入端和第四有限脉冲滤波器54的信号输入端连接且其连接端为第一分数延迟滤波器 5的采样信号输入端；第一有限脉冲滤波器51的时钟控制端、第二有限脉冲滤波器52的时 钟控制端、第=有限脉冲滤波器53的时钟控制端和第四有限脉冲滤波器54的时钟控制端 连接且其连接端为第一分数延迟滤波器5的时钟控制端，第一分数延迟滤波器5的时钟控 制端接入采样时钟；第四有限脉冲滤波器54的输出端和第一乘法器55的第一乘数输入端 连接，第=有限脉冲滤波器53的输出端和第一加法器58的第一加数输入端连接，第二有限 脉冲滤波器52的输出端和第二加法器59的第一加数输入端连接，第一有限脉冲滤波器51 的输出端和第=加法器60的第一加数输入端连接；第一乘法器55的第二乘数输入端、第二 乘法器56的第二乘数输入端和第=乘法器57的第二乘数输入端连接且其连接端为第一分 数延迟滤波器5的时延信号输入端；第一乘法器55的输出端和第一加法器58的第二加数 输入端连接，第一加法器58的输出端和第二乘法器56的第一乘数输入端连接，第二乘法器 56的输出端和第二加法器59的第二加数输入端连接，第二加法器59的输出端和第=乘法 器57的第一乘数输入端连接，第=乘法器57的输出端和第=加法器60的第二加数输入端 连接，第=加法器60的输出端为第一分数延迟滤波器5的输出端。
[0038] 如图4所示，本实施例中，第一时延估计器16包括复数乘法器161、第=SRAM存储 器162、IFFT模块163和比较器164 ;复数乘法器161具有第一乘数输入端、第二乘数输入 端和输出端，比较器164具有第一输入端、第二输入端和输出端；复数乘法器161的第一乘 数输入端为第一时延估计器16的第一输入端，复数乘法器161的第二乘数输入端为第一时 延估计器16的第二输入端，复数乘法器161的输出端和第=SRAM存储器162的输入端连 接，第SSRAM存储器162的输出端和IFFT模块163的输入端连接，IFFT模块163的输出 端分别和比较器164第一输入端和第二输入端连接，比较器164的输出端为第一时延估计 器16的输出端；第二时延估计器17和第=时延估计器18的结构与第一时延估计器16相 同。
[0039] 本实施例中，第一模数转换器1、第二模数转换器2、第=模数转换器3、第四模数 转换器4、第一SRAM存储器8、第二SRAM存储器9、四选一选择器10、第一异步FIFO模块11、 第二异步FIFO模块12、第S异步FIFO模块13、第四异步FIFO模块14、第五异步FIFO模块 15、逻辑控制模块20、数字下变频器21、第一FFT模块191、第二FFT模块192、第SFFT模 块193、第四FFT模块194、有限脉冲滤波器、乘法器、加法器、复数乘法器161、第SSRAM存 储器162、IFFT模块163 (逆傅里叶模块）和比较器164均采用其技术领域的成熟产品。
[0040] 本实施例的第一模数转换器1、第二模数转换器2、第=模数转换器3和第四模数 转换器4采用型号为AD7980的集成忍片，每个集成忍片的吞吐速率为1MSPS，四通道模数转 换器拼接可达4MSPS。采用型号XC6SLX45-2CSG324的XilinxFPGA产生四路同频等相位差 的采样时钟控制四通道模数转换器在各自采样时钟下，进行时间交替采样。采用ISE13. 1 进行逻辑综合分析，一个FFT模块综合约消耗资源32个XtremeDSP和9KRAM,本发明中复 用FFT结构，大大地降低了资源的开销。
[0041] 采用标准信号源输出单频12KHZ，幅度为1化P，偏移量为IVdc的正弦波，使用本实 施例的频谱分析模块采集该正弦波，每路模数转换器的采样率为600KSPS，进行TIADC采 样，再作FFT的频谱分析，使用Xilinx内置开发工具化ipScope进行在线调试，本实施例的 频谱分析模块TIADC的采样率为2. 4Msps，频谱分析点数为1024,通过MTLAB观察本实施 例的频谱分析模块输出的频谱波形如图4所示。
[0042]为验证本发明的频谱分析模块的工作稳定性，并分析其频谱分析性能，实验分别 给16组信号单频正弦波作频谱分析，其输入信号频率和频谱分析频率如表1所示：
[0043] 表1频谱测试结果及相对误差
[0045]表1给出实验组输入信号的频谱分析结果及其相对误差。本发明的TIADC频谱分 析模块工作采样率为2. 4Msps，频谱分辨率为2. 343KHZ，分析最大频率为1. 2MHz。由表中测 试结果可知，输入信号频率低于8KHZ，由于实验所工作的采样率限制，相对误差大于10%， 但测量结果准确；输入信号频率在12KHZ到64KHZ之间，相对误差约为2%，测量值与实际 值吻合较好；其它组频谱测量的相对在1%W下，测量值更精确。从实验测试结果可知，本 发明的频谱分析模块工作稳定，正确地反映出输入信号的频谱信息。
【主权项】
1. 一种基于自适应TIADC的频谱分析模块，其特征在于包括第一模数转换器、第二模 数转换器、第三模数转换器、第四模数转换器、第一分数延迟滤波器、第二分数延迟滤波器、 第三分数延迟滤波器、第一 SRAM存储器、第二SRAM存储器、四选一选择器、第一异步FIFO 模块、第二异步FIFO模块、第三异步FIFO模块、第四异步FIFO模块、第五异步FIFO模块、 第一时延估计器、第二时延估计器、第三时延估计器、FFT模组、逻辑控制模块和数字下变频 器；所述的FFT模组包括第一 FFT模块、第二FFT模块、第三FFT模块和第四FFT模块； 所述的四选一选择器具有第一输入端、第二输入端、第三输入端、第四输入端和使能 端；所述的第一时延估计器、所述的第二时延估计器和所述的第三时延估计器分别具有第 一输入端、第二输入端和输出端；所述的第一 FFT模块、所述的第二FFT模块、所述的第三 FFT模块和所述的第四FFT模块均具有输入端、输出端和控制端； 所述的第一模数转换器的输出端和所述的第一 SRAM存储器的输入端连接，所