1.一种边沿提取电路，其特征在于，所述边沿提取电路包括：
第一处理模块，与起始信号相连接，适于提取所述起始信号的上升沿以生成第一输出信号；所述第一处理模块包括：第一D触发器，包括电压输入端、起始信号输入端、低电平复位端、第一输出端及第二输出端；所述第一D触发器的电压输入端与电源电压相连接，所述第一D触发器的起始信号输入端与所述起始信号相连接，所述第一D触发器的低电平复位端与低电平复位信号相连接；所述第一D触发器适于提取所述起始信号的上升沿以生成第一输出信号；第一缓冲器，包括输入端及输出端；所述第一缓冲器的输入端与所述第一D触发器的第一输出端相连接；
第二处理模块，与所述第一处理模块及截止信号相连接，适于在所述第一处理模块提取到所述起始信号的上升沿之后，提取所述截止信号的上升沿以生成第二输出信号；
第三处理模块，与所述第一处理模块及时钟信号相连接，适于在所述第一处理模块提取到所述起始信号的上升沿之后，提取所述时钟信号紧随所述起始信号上升沿之后的上升沿以生成第三输出信号；
第四处理模块，与所述第二处理模块及所述时钟信号相连接，适于在所述第二处理模块提取到所述截止信号的上升沿之后，提取所述时钟信号紧随所述截止信号上升沿之后的上升沿以生成第四输出信号。
2.根据权利要求1所述的边沿提取电路，其特征在于：所述第二处理模块包括：
第二D触发器，包括电压输入端、截止信号输入端、低电平复位端、第一输出端及第二输出端；所述第二D触发器的电压输入端与所述电源电压相连接，所述第二D触发器的截止信号输入端与所述截止信号相连接，所述第二D触发器的低电平复位端与所述低第一D触发器的第一输出端相连接；所述第二D触发器适于在所述第一D触发器提取到所述起始信号的上升沿之后，提取所述截止信号的上升沿以生成第二输出信号；
第二缓冲器，包括输入端及输出端；所述第二缓冲器的输入端与所述第二D触发器的第一输出端相连接。
3.根据权利要求1所述的边沿提取电路，其特征在于：所述第三处理模块包括：
第三D触发器，包括电压输入端、时钟信号输入端、低电平复位端、高电平复位端及输出端；所述第三D触发器的电压输入端与所述电源电压相连接，所述第三D触发器的时钟信号输入端与所述时钟信号相连接，所述第三D触发器的低电平复位端与所述第一D触发器的第一输出端相连接，所述第三D触发器的高电平复位端与所述第一D触发器的第二输出端相连接；所述第三D触发器适于在所述第一D触发器提取到所述起始信号的上升沿之后，提取所述时钟信号紧随所述起始信号上升沿之后的上升沿以生成第三输出信号；
第三缓冲器，包括输入端及输出端；所述第三缓冲器的输入端与所述第三D触发器的输出端相连接。
4.根据权利要求2所述的边沿提取电路，其特征在于：所述第四处理模块包括：
第四D触发器，包括电压输入端、时钟信号输入端、低电平复位端、高电平复位端及输出端；所述第四D触发器的电压输入端与所述电源电压相连接，所述第四D触发器的时钟信号输入端与所述时钟信号相连接，所述第四D触发器的低电平复位端与所述第二D触发器的第一输出端相连接，所述第四D触发器的高电平复位端与所述第二D触发器的第二输出端相连接；所述第四D触发器适于在所述第二D触发器提取到所述截止信号的上升沿之后，提取所述时钟信号紧随所述截止信号上升沿之后的上升沿以生成第四输出信号；
第四缓冲器，包括输入端及输出端；所述第四缓冲器的输入端与所述第四D触发器的输出端相连接。
5.一种时间数字转换器，其特征在于，所述时间数字转换器包括：
如权利要求1至4中任一项所述的边沿提取电路；
第一量化处理模块，包括第一输入端、第二输入端、第三输入端及输出端；所述第一量化处理模块的第一输入端与所述边沿提取电路中的所述第一处理模块的输出端相连接，所述第一量化处理模块的第二输入端与所述边沿提取电路中的所述第二处理模块的输出端相连接，所述第一量化处理模块的第三输入端与所述时钟信号相连接；所述第一量化处理模块适于对所述第一输出信号及所述第二输出信号进行量化处理，以得到[0:Nc]的Nc位的二进制数，其中，Nc为大于1的整数；
第二量化处理模块，包括输入端及输出端，所述第二量化处理模块的输入端与延迟链控制电压、所述边沿提取电路中的所述第一处理模块、所述第二处理模块、所述第三处理模块及所述第四处理模块的输出端相连接，适于分别对所述第一输出信号及所述第二输出信号进行量化处理，并对所述第三输出信号及所述第四输出信号进行采样，以得到两组[0:Na]的Na位的二进制数、对应于首次提取到所述第三输出信号上升沿时刻的第五输出信号及对应于首次提取到所述第四输出信号上升沿时刻的第六输出信号，其中，Na为大于1的整数；并复制所述第三输出信号及所述第四输出信号作为第七输出信号及第八输出信号输出；
第三量化处理模块，包括输入端及输出端，所述第三量化处理模块的输入端与控制电压及所述第二量化处理模块的输出端相连接，适于对所述第五输出信号、所述第六输出信号、所述第七输出信号及所述第八输出信号进行量化处理，以得到两组[0:Nb]的Nb位的二进制数，其中，Nb为大于1的整数；
输出模块，包括输入端及输出端，所述输出模块的输入端与所述第一量化处理模块、所述第二量化处理模块及所述第三量化处理模块的输出端相连接，适于将所述[0:Nc]的Nc位的二进制数、所述[0:Na]的Na位的二进制数及所述[0:Nb]的Nb位的二进制数进行处理以得到[0:N]的N位的二进制数，其中，N为大于1的整数。
6.根据权利要求5所述的时间数字转换器，其特征在于：所述第一量化处理模块为同步计数器。
7.根据权利要求5所述的时间数字转换器，其特征在于：所述第二量化处理模块包括：
量化第一处理单元，包括第一输入端、第二输入端、第三输入端、第一输出端、第二输出端及第三输出端，所述量化第一处理单元的第一输入端与所述边沿提取电路中的所述第一处理模块的输出端相连接，所述量化第一处理单元的第二输入端与所述边沿提取电路中的所述第三处理模块的输出端相连接，所述量化第一处理单元的第三输入端与所述延迟链控制电压相连接；所述量化第一处理单元适于对所述第一输出信号进行量化处理，并对所述第三输出信号进行采样，以得到第一组[0:Na]的Na位的二进制数及对应于首次提取到所述第三输出信号上升沿时刻的第五输出信号；并复制所述第三输出信号作为第七输出信号；
量化第二处理单元，包括第一输入端、第二输入端、第三输入端、第一输出端、第二输出端及第三输出端，所述量化第二处理单元的第一输入端与所述边沿提取电路中的所述第二处理模块的输出端相连接，所述量化第二处理单元的第二输入端与所述边沿提取电路中的所述第四处理模块的输出端相连接，所述量化第二处理单元的第三输入端与所述延迟链控制电压相连接；所述量化第二处理单元适于对所述第二输出信号进行量化处理，并对所述第四输出信号进行采样，以得到第二组[0:Na]的Na位的二进制数及对应于首次提取到所述第四输出信号上升沿时刻的第六输出信号；并复制所述第四输出信号作为第八输出信号。
8.根据权利要求7所述的时间数字转换器，其特征在于：所述量化第一处理单元包括：
第一压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第一压控延迟链的第一输入端与所述边沿提取电路中的所述第一处理模块的输出端相连接，所述第一压控延迟链的第二输入端与所述延链控制电压相连接；所述第一压控延迟链适于将所述第一输出信号进行量化处理，以生成第一多相位时钟信号；
第一检测单元，包括第一输入端、多个第二输入端及多个与所述第二输入端一一对应的输出端，所述第一检测单元的第一输入端与所述边沿提取电路中的所述第三处理模块相连接，所述第一检测单元的第二输入端与所述第一压控延迟链中的输出端一一对应连接；所述第一检测单元适于依据所述第一多相位时钟信号对所述第三输出信号进行采样；
第一信号提取及编码单元，包括输入端、第一输出端、第二输出端及第三输出端，所述第一信号提取及编码单元的输入端与所述第一检测单元的输出端相连接，适于依据所述第一检测单元检测结果生成第一组[0:Na]的Na位的二进制数及对应于首次提取到所述第三输出信号上升沿时刻的第五输出信号；并复制所述第三输出信号作为第七输出信号。
9.根据权利要求8所述的时间数字转换器，其特征在于：所述第一压控延迟链包括：
第一相位时钟信号生成单元，包括n+1个第一压控延迟单元及n+1个第五缓冲器，其中，n为大于等于1的整数；所述第一压控延迟单元包括第一输入端、第二输入端及输出端，所述第一压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第一压控延迟单元的第二输入端均与所述延迟链控制电压相连接；第一级所述第一压控延迟单元的第一输入端与所述第一输出信号相连接；所述第五缓冲器包括输入端及输出端，所述第五缓冲器的输入端与与其位于同一级的所述第一压控延迟单元的输出端相连接；所述第一相位时钟信号生成单元适于将所述第一输出信号进行量化处理，以生成n+1个相位时钟信号；
第一平衡单元，包括第六缓冲器、第二压控延迟单元及第七缓冲器；所述第六缓冲器的输入端与所述第一输出信号及第一级所述第一压控延迟单元的第一输入端相连接；所述第二压控延迟单元包括第一输入端、第二输入端及输出端，所述第二压控延迟单元的第一输入端与第n+1级所述第一压控延迟单元的输出端相连接，所述第二压控延迟单元的第二输入端与所述延迟链控制电压相连接；所述第七缓冲器的输入端与所述第二压控延迟单元的输出端相连接；所述第一平衡单元适于平衡所述第一相位时钟信号生成单元中各级所述第一压控延迟单元的负载，以使得各级所述第一压控延迟单元之间的延迟时间相同。
10.根据权利要求8所述的时间数字转换器，其特征在于：所述第一检测单元包括：n+1级第五D触发器；所述第五D触发器包括第一输入端、第二输入端及输出端；各级所述第五D触发器的第一输入端与所述第一压控延迟链的输出端一一对应连接，各级所述第五D触发器的第二输入端均与所述第三输出信号相连接。
11.根据权利要求7所述的时间数字转换器，其特征在于：所述量化第二处理单元包括：
第二压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第二压控延迟链的第一输入端与所述边沿提取电路中的所述第二处理模块的输出端相连接，所述第二压控延迟链的第二输入端与所述延链控制电压相连接；所述第二压控延迟链适于将所述第二输出信号进行量化处理，以生成第二多相位时钟信号；
第二检测单元，包括第一输入端、多个第二输入端及多个与所述第二输入端一一对应的输出端，所述第二检测单元的第一输入端与所述边沿提取电路中的所述第四处理模块相连接，所述第二检测单元的第二输入端与所述第二压控延迟链中的输出端一一对应连接；所述第二检测单元适于依据所述第二多相位时钟信号对所述第四输出信号进行采样；
第二信号提取及编码单元，包括输入端、第一输出端、第二输出端及第三输出端，所述第二信号提取及编码单元的输入端与所述第二检测单元的输出端相连接，适于依据所述第二检测单元检测结果生成第二组[0:Na]的Na位的二进制数及对应于首次提取到所述第四输出信号上升沿时刻的第六输出信号；并复制所述第四输出信号作为第八输出信号。
12.根据权利要求11所述的时间数字转换器，其特征在于：所述第二压控延迟链包括：
第二相位时钟信号生成单元，包括n+1个第三压控延迟单元及n+1个第八缓冲器，其中，n为大于等于1的整数；所述第三压控延迟单元包括第一输入端、第二输入端及输出端，所述第三压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第三压控延迟单元的第二输入端均与所述延迟链控制电压相连接；第一级所述第三压控延迟单元的第一输入端与所述第二输出信号相连接；所述第八缓冲器包括输入端及输出端，所述第八缓冲器的输入端与与其位于同一级的所述第三压控延迟单元的输出端相连接；所述第二相位时钟信号生成单元适于将所述第二输出信号进行量化处理，以生成n+1个相位时钟信号；
第二平衡单元，包括第九缓冲器、第四压控延迟单元及第十缓冲器；所述第九缓冲器的输入端与所述第二输出信号及第一级所述第三压控延迟单元的第一输入端相连接；所述第四压控延迟单元包括第一输入端、第二输入端及输出端，所述第四压控延迟单元的第一输入端与第n+1级所述第三压控延迟单元的输出端相连接，所述第四压控延迟单元的第二输入端与所述延迟链控制电压相连接；所述第十缓冲器的输入端与所述第四压控延迟单元的输出端相连接；所述第二平衡单元适于平衡所述第二相位时钟信号生成单元中各级所述第三压控延迟单元的负载，以使得各级所述第三压控延迟单元之间的延迟时间相同。
13.根据权利要求11所述的时间数字转换器，其特征在于：所述第二检测单元包括：n+1级第六D触发器；所述第六D触发器包括第一输入端、第二输入端及输出端；各级所述第六D触发器的第一输入端与所述第二压控延迟链的输出端一一对应连接，各级所述第六D触发器的第二输入端均与所述第四输出信号相连接。
14.根据权利要求5所述的时间数字转换器，其特征在于：所述第三量化处理模块包括：
量化第三处理单元，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述量化第三处理单元的第一输入端与所述量化第一处理单元的第一输出端相连接，所述量化第三处理单元的第二输入端与所述量化第一处理单元的第二输出端相连接，所述量化第三处理单元的第三输入端与第一控制电压相连接，所述量化第三处理单元的第四输入端与第二控制电压相连接；所述量化第三处理单元适于对所述第五输出信号及所述第七输出信号进行量化处理，以得到第一组[0:Nb]的Nb位的二进制数；
量化第四处理单元，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端，所述量化第四处理单元的第一输入端与所述量化第二处理单元的第一输出端相连接，所述量化第四处理单元的第二输入端与所述量化第二处理单元的第二输出端相连接，所述量化第四处理单元第三输入端与所述第一控制电压相连接，所述量化第四处理单元的第四输入端与所述第二控制电压相连接；所述量化第四处理单元适于对所述第六输出信号及所述第八输出信号进行量化处理，以得到第二组[0:Nb]的Nb位的二进制数。
15.根据权利要求14所述的时间数字转换器，其特征在于：所述量化第三处理单元包括：
第一快速压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第一快速压控延迟链的第一输入端与所述量化第一处理单元的第二输出端相连接，所述第一快速压控延迟链的第二输入端与所述第一控制电压相连接；所述第一快速压控延迟链适于将所述第七输出信号进行量化处理，以生成第三多相位时钟信号；
第一慢速压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第一慢速压控延迟链的第一输入端与所述量化第一处理单元的第一输出端相连接，所述第一慢速压控延迟链的第二输入端与所述第二控制电压相连接；所述第一慢速压控延迟链适于将所述第五输出信号进行量化处理，以生成第四多相位时钟信号；
第三检测单元，包括多个第一输入端、多个第二输入端及多个输出端，所述第三检测单元的第一输入端与所述第一快速压控延迟链的输出端相连接，所述第三检测单元的第二输入端与所述第一慢速压控延迟链的输出端相连接；所述第三检测单元适于将所述第五输出信号与所述第七输出信号的相位进行比较，并依据比较结果生成第一组[0:Nb]的Nb位的二进制数；
第三信号提取及编码单元，包括输入端及输出端，所述第三信号提取及编码单元的输入端与所述第三检测单元的输出端相连接，适于依据所述第三检测单元检测结果生成第一组[0:Nb]的Nb位的二进制数。
16.根据权利要求15所述的时间数字转换器，其特征在于：所述第一快速压控延迟链包括：
第三相位时钟信号生成单元，包括n+1个第一快速压控延迟单元及n+1个第十一缓冲器，其中，n为大于等于1的整数；所述第一快速压控延迟单元包括第一输入端、第二输入端及输出端，所述第一快速压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第一快速压控延迟单元的第二输入端均与所述第一控制电压相连接；第一级所述第一快速压控延迟单元的第一输入端与所述第七输出信号相连接；所述第十一缓冲器包括输入端及输出端，所述第十一缓冲器的输入端与与其位于同一级的所述第一快速压控延迟单元的输出端相连接；所述第三相位时钟信号生成单元适于将所述第七输出信号进行量化处理，以生成n+1个相位时钟信号；
第三平衡单元，包括第十二缓冲器、第二快速压控延迟单元及第十三缓冲器；所述第十二缓冲器的输入端与所述第七输出信号及第一级所述第一快速压控延迟单元的第一输入端相连接；所述第二快速压控延迟单元包括第一输入端、第二输入端及输出端，所述第二快速压控延迟单元的第一输入端与第n+1级所述第一快速压控延迟单元的输出端相连接，所述第二快速压控延迟单元的第二输入端与所述第一控制电压相连接；所述第十三缓冲器的输入端与所述第二快速压控延迟单元的输出端相连接；所述第三平衡单元适于平衡所述第三相位时钟信号生成单元中各级所述第一快速压控延迟单元的负载，以使得各级所述第一快速压控延迟单元之间的延迟时间相同。
17.根据权利要求15所述的时间数字转换器，其特征在于：所述第一慢速压控延迟链包括：
第四相位时钟信号生成单元，包括n+1个第一慢速压控延迟单元及n+1个第十四缓冲器，其中，n为大于等于1的整数；所述第一慢速压控延迟单元包括第一输入端、第二输入端及输出端，所述第一慢速压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第一慢速压控延迟单元的第二输入端均与所述第二控制电压相连接；第一级所述第一慢速压控延迟单元的第一输入端与所述第五输出信号相连接；所述第十四缓冲器包括输入端及输出端，所述第十四缓冲器的输入端与与其位于同一级的所述第一慢速压控延迟单元的输出端相连接；所述第四相位时钟信号生成单元适于将所述第五输出信号进行量化处理，以生成n+1个相位时钟信号；
第四平衡单元，包括第十五缓冲器、第二慢速压控延迟单元及第十六缓冲器；所述第十五缓冲器的输入端与所述第五输出信号及第一级所述第一慢速压控延迟单元的第一输入端相连接；所述第二慢速压控延迟单元包括第一输入端、第二输入端及输出端，所述第二慢速压控延迟单元的第一输入端与第n+1级所述第一慢速压控延迟单元的输出端相连接，所述第二慢速压控延迟单元的第二输入端与所述第二控制电压相连接；所述第十六缓冲器的输入端与所述第二慢速压控延迟单元的输出端相连接；所述第四平衡单元适于平衡所述第四相位时钟信号生成单元中各级所述第一慢速压控延迟单元的负载，以使得各级所述第一慢速压控延迟单元之间的延迟时间相同。
18.根据权利要求15所述的时间数字转换器，其特征在于：所述第三检测单元包括：n+1级第一相位比较器；所述第一相位比较器包括第一输入端、第二输入端及输出端；各级所述第一相位比较器的第一输入端与所述第一快速压控延迟链的输出端一一对应连接，各级所述第一相位比较器的第二输入端与所述第一慢速压控延迟链的输出端一一对应连接。
19.根据权利要求14所述的时间数字转换器，其特征在于：所述量化第四处理单元包括：
第二快速压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第二快速压控延迟链的第一输入端与所述量化第二处理单元的第二输出端相连接，所述第二快速压控延迟链的第二输入端与所述第一控制电压相连接；所述第二快速压控延迟链适于将所述第八输出信号进行量化处理，以生成第五多相位时钟信号；
第二慢速压控延迟链，包括第一输入端、第二输入端及多个输出端，所述第二慢速压控延迟链的第一输入端与所述量化第二处理单元的第一输出端相连接，所述第二慢速压控延迟链的第二输入端与所述第二控制电压相连接；所述第二慢速压控延迟链适于将所述第六输出信号进行量化处理，以生成第六多相位时钟信号；
第四检测单元，包括多个第一输入端、多个第二输入端及多个输出端，所述第四检测单元的第一输入端与所述第一快速压控延迟链的输出端相连接，所述第四检测单元的第二输入端与所述第一慢速压控延迟链的输出端相连接；所述第四检测单元适于将所述第六输出信号与所述第八输出信号的相位进行比较，并依据比较结果生成第二组[0:Nb]的Nb位的二进制数；
第四信号提取及编码单元，包括输入端及输出端，所述第四信号提取及编码单元的输入端与所述第四检测单元的输出端相连接，适于依据所述第四检测单元检测结果生成第二组[0:Nb]的Nb位的二进制数。
20.根据权利要求19所述的时间数字转换器，其特征在于：所述第二快速压控延迟链包括：
第五相位时钟信号生成单元，包括n+1个第三快速压控延迟单元及n+1个第十七缓冲器，其中，n为大于等于1的整数；所述第三快速压控延迟单元包括第一输入端、第二输入端及输出端，所述第三快速压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第三快速压控延迟单元的第二输入端均与所述第一控制电压相连接；第一级所述第三快速压控延迟单元的第一输入端与所述第八输出信号相连接；所述第十七缓冲器包括输入端及输出端，所述第十七缓冲器的输入端与与其位于同一级的所述第三快速压控延迟单元的输出端相连接；所述第五相位时钟信号生成单元适于将所述第八输出信号进行量化处理，以生成n+1个相位时钟信号；
第五平衡单元，包括第十八缓冲器、第四快速压控延迟单元及第十九缓冲器；所述第十八缓冲器的输入端与所述第八输出信号及第一级所述第三快速压控延迟单元的第一输入端相连接；所述第四快速压控延迟单元包括第一输入端、第二输入端及输出端，所述第四快速压控延迟单元的第一输入端与第n+1级所述第三快速压控延迟单元的输出端相连接，所述第四快速压控延迟单元的第二输入端与所述第一控制电压相连接；所述第十九缓冲器的输入端与所述第四快速压控延迟单元的输出端相连接；所述第五平衡单元适于平衡所述第五相位时钟信号生成单元中各级所述第三快速压控延迟单元的负载，以使得各级所述第三快速压控延迟单元之间的延迟时间相同。
21.根据权利要求19所述的时间数字转换器，其特征在于：所述第二慢速压控延迟链包括：
第六相位时钟信号生成单元，包括n+1个第三慢速压控延迟单元及n+1个第二十缓冲器，其中，n为大于等于1的整数；所述第三慢速压控延迟单元包括第一输入端、第二输入端及输出端，所述第三慢速压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第三慢速压控延迟单元的第二输入端均与所述第二控制电压相连接；第一级所述第三慢速压控延迟单元的第一输入端与所述第六输出信号相连接；所述第二十缓冲器包括输入端及输出端，所述第二十缓冲器的输入端与与其位于同一级的所述第三慢速压控延迟单元的输出端相连接；所述第六相位时钟信号生成单元适于将所述第六输出信号进行量化处理，以生成n+1个相位时钟信号；
第六平衡单元，包括第二十一缓冲器、第四慢速压控延迟单元及第二十二缓冲器；所述第二十一缓冲器的输入端与所述第六输出信号及第一级所述第三慢速压控延迟单元的第一输入端相连接；所述第四慢速压控延迟单元包括第一输入端、第二输入端及输出端，所述第四慢速压控延迟单元的第一输入端与第n+1级所述第三慢速压控延迟单元的输出端相连接，所述第四慢速压控延迟单元的第二输入端与所述第二控制电压相连接；所述第二十二缓冲器的输入端与所述第四慢速压控延迟单元的输出端相连接；所述第六平衡单元适于平衡所述第六相位时钟信号生成单元中各级所述第三慢速压控延迟单元的负载，以使得各级所述第三慢速压控延迟单元之间的延迟时间相同。
22.根据权利要求19所述的时间数字转换器，其特征在于：所述第四检测单元包括：n+1级第二相位比较器；所述第二相位比较器包括第一输入端、第二输入端及输出端；各级所述第二相位比较器的第一输入端与所述第三快速压控延迟链的输出端一一对应连接，各级所述第二相位比较器的第二输入端与所述第三慢速压控延迟链的输出端一一对应连接。
23.根据权利要求5所述的时间数字转换器，其特征在于：还包括：
双链延迟锁定环，包括输入端、第一输出端及第二输出端；所述双链延迟锁定环的输入端与所述时钟信号相连接，适于依据所述时钟信号生成第一控制电压及第二控制电压；
延迟锁定环，包括输入端及输出端；所述延迟锁定环的输入端与所述时钟信号相连接，适于依据所述时钟信号生成所述延迟链控制电压。