一种抗漏电干扰的可调计时电路的制作方法

本发明涉及IC设计领域，尤其涉及需要计时功能的IC电路。

背景技术：

某些芯片出于应用需求，需要可调节时间的计时功能。如果要在芯片封装后对计时进行调节，一般会利用芯片PIN脚或者更换PIN脚所接外部器件进行选择，或者利用芯片通讯来进行调节。对于通过更换外部器件来调节芯片内部计时的，现有技术中比较常用的是利用对外接电容充放电(I*t＝C*V)来实现。但这种方式在计时较长时会存在外接电容上下拉电流小的问题。例如在锂电保护产品中，过流保护功能的实现需要长达1s的计时，若利用对外接电容充放电来实现，在上拉翻转点电压为5V的情况下，0.1uF的外接电容需要的上拉电流仅为0.5uA(0.5uA＝0.1uF*5V/1s)。这样的上拉电流很小，如果在外接电容的端口处存在漏电或者外接电容有漏电，那么计时就受到影响并很可能无法生效。

图1A为现有技术中外接电容的端口(COFF)无漏电的计时波形图。

图1B为现有技术中外接电容的端口(COFF)有漏电的计时波形图。

其中，VTR为计时停止时COFF的电压。当外接电容的端口(COFF)处存在漏电时，计时很可能永远就无法生效，如图1B所示。

因此，对于利用电容充电来实现调节计时功能的方式，如何增大充电电流以实现抗漏电干扰的方案是目前业界亟需寻求的。

技术实现要素：

为了解决这个问题，本发明公开了一种抗漏电干扰的可调计时电路。该电路可以广泛应用于各种需要内部计时的芯片中。

在一个实施例中，本发明提供了一种抗漏电干扰的可调计时电路，其特征在于，所述抗漏电干扰的可调计时电路包括：

比较器，用于将外接电容的电压与一预设的电压阈值(VTR)进行比较并输出比较结果；

逻辑电路，所述逻辑电路具有接收时钟信号的端口，所述逻辑电路接收使能信号、所述比较器的输出信号以及所述时钟信号(CLK)，并输出控制信号，其中，所述逻辑电路从使能信号有效且外接电容开始充电开始，直到外接电容的电压到达所述预设的电压阈值(VTR)的这段时间内对所述时钟信号(CLK)进行计数，并获得第一计数值；所述逻辑电路对所述第一计数值进行调整，并输出所述控制信号；

受控计数器，所述受控计数器用于接收欲延迟的输入信号(IN)以及所述逻辑电路输出的所述控制信号，并根据所述控制信号进行计数，当计数至第二计数值时，受控计数器才输出所述输入信号，其中，所述第二计数值由所述逻辑电路输出的控制信号所确定。

在一个实施例中，所述抗漏电干扰的可调计时电路还包括：

用于连接外接电容的端口(COFF)。

在一个实施例中，所述电压阈值(VTR)由实际需求和电路实现决定。

在一个实施例中，所述控制信号为所述第一计数值的函数，用于对所述受控计数器进行调节。

在一个实施例中，所述抗漏电干扰的可调计数电路还包括：

上拉电路，至少包括电流源或者电阻，所述上拉电路与所述连接外接电容的端口(COFF)相连接；

下拉电路，至少包括电流源或者电阻，所述下拉电路与所述连接外接电容的端口(COFF)相连接。

在一个实施例中，当所述使能信号有效时，所述下拉电路停止工作，所述上拉电路开始工作并对所述外接电容的电位进行上拉。

本发明的有益效果如下：

对于本发明中的电路，由于可以实现CLK的周期足够小，因此上拉电路就可以用强上拉电流，从而解决了利用对外部电容充放电来实现计时、在计时较长时需要减小外部电容上下拉电流的问题。

仍以锂电保护产品的过流保护功能为例，功能实现需要长达1s的计时，利用对外部电容充放电来实现，在上拉翻转点为5V的情况下，0.1uF的外部电容需要的上拉电流仅为0.5uA。如图4所示，外接电容0.1uF、VTR＝5V下，传统计时电路上拉电流为0.5uA，当有阻性漏电时，COFF上的电压由无阻性漏电时的线性增大到VTR变为只能增大到0V～VTR之间的某个电平，从而导致计时失效；而对于本发明中的计时电路，计时包括上拉外接电容和受控计数器计时这两部分，分配外接电容被上拉至VTR的时间为5ms(＝1s/200)，受控计数器计时由逻辑电路调节为995ms(＝1s*199/200)，这样上拉电流就能增大为100uA，此时即使有阻性漏电，对计时的影响也很小。如果CLK周期足够小，那么外接电容上拉时间就可以更短，上拉电流就能更大，漏电对计时的影响就更小。由于外接电容上拉时间和受控计数器计时都是与外接电容大小相关的，改变外接电容大小即可改变计时的大小。

附图说明

本发明的以上发明内容以及下面的具体实施方式在结合附图阅读时会得到更好的理解。需要说明的是，附图仅作为所请求保护的发明的示例。在附图中，相同的附图标记代表相同或类似的元素。

图1A为外接电容的端口(COFF)无漏电的计时波形图；

图1B为外接电容的端口(COFF)有漏电的计时波形图；

图2为根据本发明一实施例的一种抗漏电干扰的可调计时电路；

图3为根据本发明一实施例的电路工作时序图；

图4为根据本发明一实施例的外接电容的端口(COFF)在不同上拉电流、不同漏电状态下的计时波形图。

附图标记说明

201 上拉电路

202 下拉电路

203 比较器

204 逻辑电路

205 计数器

206 芯片输入PIN脚

EN 使能信号

VTR 电压比较阈值

CMP_O 比较器输出

CLK 时钟信号

LOGIC_O 逻辑电路输出、控制信号

IN 需要延迟的信号

OUT 延迟后的信号

COFF 外接电容的端口

具体实施方式

以下在具体实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所揭露的说明书、权利要求及附图，本领域技术人员可轻易地理解本发明相关的目的及优点。

图2为根据本发明一实施例的一种抗漏电干扰的可调计时电路。该可调计时电路包括，但不限于，上拉电路(PULL UP)201、下拉电路(PULL DOWN)202、比较器(CMP)203、逻辑电路(LOGIC)204、受控计数器(COUNTER)205、芯片输入PIN脚(COFF)206。

上拉电路201，包括，但不限于电流源、电阻等。

下拉电路202，包括，但不限于电流源、电阻等。

芯片输入PIN脚(COFF)206用于接芯片外电容。

比较器(CMP)203用于将PIN脚(COFF,用于连接外接电容)上的电压与一预设的电压阈值VTR进行比较，该电压阈值VTR可由实际需求和电路实现决定。

逻辑电路(LOGIC)204用于对使能信号(EN)从0变1(i.e.,1表示有效)到比较器输出(CMP_O)从0变1之间的时钟信号CLK进行计数并获得第一计数值n，并对该第一计数值n进行调整(即对该第一计数值n进行函数变换)，并输出控制信号LOGIC_O，该控制信号用于对受控计数器(COUNTER)205进行调节，其中控制信号为第一计数值n的函数。

受控计数器(COUNTER)205用于接收欲延迟的信号IN以及逻辑电路输出的控制信号，并根据该控制信号进行计数(受控计数器的计数值称为第二计数值)，该第二计数值与逻辑电路输出的控制信号相关，当计数至该第二计数值时，受控计数器输出输入信号IN的上升沿，这相当于对输入信号IN进行了延迟，该延迟时间与第一计数值n成函数相关。

对比传统的利用对外接电容充放电实现计时，本发明加入了带时钟CLK端口的逻辑电路(LOGIC)204和受控计数器(COUNTER)205。

当使能信号EN由0变为1时，下拉电路(PULL DOWN)202停止工作，由上拉电路(PULL UP)201对芯片的外接电容进行上拉，且当外接电容端口COFF206的电压大于预设的电压阈值VTR时，比较器(CMP)203的输出CMP_O发生翻转由0变为1，逻辑电路(LOGIC)204就对EN(0→1)和CMP_O(0→1)这段时间内(也就是外接电容的电压从0充电升到VTR的时间段内)的CLK上升沿(或下降沿)进行计数，获得计数值n。同时，逻辑电路204对该计数值n进行变换，输出一个与n相关的控制信号，例如，该控制信号是n的函数。该控制信号对芯片内部的受控计数器(COUNTER)进行控制调节，使得任意输入信号IN都要经过与计数值n的函数相关的延迟才能输出到OUT，从而实现了计时可调。本发明提供的时钟信号CLK是芯片内的，其周期可以设计成很小，所以无论COFF端的电压由0到预设的阈值电压VTR的时间(即外接电容的充电时间)有多短，CLK总可以对该时间段进行采样计数。而很短的电容充电时间，就意味着上拉电路(PULL UP)201可以用强上拉电流，从而解决了传统利用对外接电容充放电来实现计时、在计时较长时外接电容上下拉电流小的问题。此时，如果存在漏电电流，由于上拉电流很大，漏电对该上拉电流几乎不产生干扰。

电路工作时序图如图3所示。当使能信号EN由0变1时，芯片外接电容由PULL UP上拉，直到COFF上的电压大于VTR，比较器CMP的输出CMP_O也由0变1，逻辑电路(LOGIC)204对EN(0→1)和CMP_O(0→1)这段时间内的时钟信号CLK上升沿进行计数。在一个实施例中，逻辑电路也可以对时钟信号CLK的下降沿进行计数。计数完成后将与计数值相关的参数(即进行调整过后的第二计数值)送到COUNTER以调节计时；如图3中的计数值为n，逻辑电路调节受控计数器电路的计时为n个CLK周期(图3为一个特例、可以是与n相关的任意函数)，于是输入信号IN(可以是任意需要延迟输出的信号)经过n个CLK周期的延迟送到输出OUT。

在一个实施例中，本发明提供了一种抗漏电干扰的可调计时电路，所述抗漏电干扰的可调计时电路包括：

比较器，用于将外接电容的电压与一预设的电压阈值(VTR)进行比较并输出比较结果；

逻辑电路，所述逻辑电路具有接收时钟信号的端口，所述逻辑电路接收使能信号、所述比较器的输出信号以及所述时钟信号(CLK)，并输出控制信号，其中，所述逻辑电路从使能信号有效且外接电容开始充电开始，直到外接电容的电压到达所述预设的电压阈值(VTR)的这段时间内对所述时钟信号(CLK)进行计数，并获得第一计数值；所述逻辑电路对所述第一计数值进行调整，并输出所述控制信号；

受控计数器，所述受控计数器用于接收欲延迟的输入信号(IN)以及所述逻辑电路输出的所述控制信号，并根据所述控制信号进行计数，当计数至第二计数值时，受控计数器才输出所述输入信号，其中，所述第二计数值由所述逻辑电路输出的控制信号所确定。

在一个实施例中，所述抗漏电干扰的可调计时电路还包括：

用于连接外接电容的端口(COFF)。

在一个实施例中，所述电压阈值(VTR)由实际需求和电路实现决定。

在一个实施例中，所述控制信号为所述第一计数值的函数，用于对所述受控计数器进行调节。

在一个实施例中，所述抗漏电干扰的可调计数电路还包括：

上拉电路，至少包括电流源或者电阻，所述上拉电路与所述连接外接电容的端口(COFF)相连接；

下拉电路，至少包括电流源或者电阻，所述下拉电路与所述连接外接电容的端口(COFF)相连接。

在一个实施例中，当所述使能信号有效时，所述下拉电路停止工作，所述上拉电路开始工作并对所述外接电容的电位进行上拉。

结合上述描述，对于本发明中的电路，只要时钟信号CLK的周期小，就可以让上拉电路用强上拉电流，从而解决了利用对外接电容充放电来实现计时、在计时较长时需要减小外接电容上下拉电流的问题。

本领域技术人员应该理解，本发明的技术方案可以应用于需要计时功能的任何IC。为了方便理解，此处以锂电保护产品的过流保护功能为例，功能实现需要长达1s的计时，利用对外接电容充放电来实现，在上拉翻转点(即VTR)为5V的情况下，0.1uF的外接电容需要的上拉电流仅为0.5uA。如附图4所示，外接电容0.1uF、VTR＝5V下，传统计时电路上拉电流为0.5uA，当有阻性漏电时，COFF上的电压由无阻性漏电时的线性增大到VTR变为只能增大到0V～VTR之间的某个电平，从而导致计时失效；而对于本发明中的计时电路，计时包括上拉外接电容和受控计数器(COUNTER)计时这两部分，分配外接电容被上拉至VTR的时间为5ms(＝1s/200)，受控计数器(COUNTER)计时由逻辑电路(LOGIC)调节为995ms(＝1s*199/200)，这样上拉电流就能增大为100uA，此时即使有阻性漏电，对计时的影响也很小。如果CLK周期足够小，那么外接电容上拉时间就可以更短，上拉电流就能更大，漏电对计时的影响就更小。由于外接电容上拉时间和受控计数器(COUNTER)计时都是与外接电容大小相关的，改变外接电容大小即可改变计时的大小。

这里采用的术语和表述方式只是用于描述，本发明并不应局限于这些术语和表述。使用这些术语和表述并不意味着排除任何示意和描述(或其中部分)的等效特征，应认识到可能存在的各种修改也应包含在权利要求范围内。其他修改、变化和替换也可能存在。相应的，权利要求应视为覆盖所有这些等效物。

同样，需要指出的是，虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可做出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。