一种移位型数字校准系统的制作方法

本发明属于集成电路的数字校准技术领域，具体涉及一种移位型数字校准系统。

背景技术：

数字校准广泛应用于各种高精度集成电路的设计之中，它通过负反馈闭环的方式在待校准电路的差分路径上引入非平衡，用以补偿因制造工艺的偏差或工作条件的变化而造成的失配。典型的数字校准系统如图1所示，包括：待校准电路，检测控制器、校准码发生器、调节单元阵列四个部分，构成一个闭环的负反馈系统。

根据校准码发生器的不同将数字校准系统进行分类。

公知的逐次逼近型数字校准系统，其校准码发生器是一对逐次逼近寄存器，它利用二分法原理进行逐次逼近调节，具有校准所需的时钟周期数少的优点（当校准码为b位二进制码时，一次校准需要b个时钟周期），但其缺点在于：每一次校准都需要重头开始，无法根据已有的校准结果进行再次校准，所以它是一种不可逆校准，校准所需的时钟周期数固定不变。

公知的计数型数字校准系统，其校准码发生器包括一个正向计数器和一个负向计数器，利用计数的调节方法进行校准。虽然具有校准周期数较多的缺点（当校准码为b位二进制码时，一次校准最多需要2^b个时钟周期），但是当校准码发生器采用加减计数器时，通过加减互逆运算实现可逆校准。可逆校准分为初次校准和再次校准两个阶段：初次校准是在校准系统启动或复位时进行的校准，它最多仍需要2^b个时钟周期；再次校准则发生在初次校准之后，若待校准电路再受到微扰，校准码发生器能够在初次校准的基础上进行加减计数并很快地收敛，再次校准所需要的时钟周期数决定于微扰的大小。

但是，以加减计数器作为校准码发生器的计数型数字校准系统，其缺点在于对校准码发生器既需要进行最大值判断，又需要进行最小值判断。其中，最小值判断结果决定了正负加减计数器之间的切换：一个加减计数器是否进行加法计数（或称为自加）需要以另一个加减计数器的减法计数（或称为自减）是否达到最小值为条件。具体地说，图2以如下情况为例：正向偏差（待校准电路输出数据流中逻辑“1”所占比例偏高）通过正向计数器自减或负向计数器自加进行补偿，负向偏差（待校准电路输出数据流中逻辑“0”所占比例偏高）通过正向计数器自加或负向计数器自减进行补偿。因此如图2所示：当逻辑“1”所占比例偏高时，仅当正向计数器自减到0后（最小值）时，负向计数器才能开始自加；反之亦然，当逻辑“0”所占比例偏高时，仅当负向计数器自减到0后（最小值），正向计数器才能开始自加。因此，虽然计数型数字校准系统是可逆校准，减少了再次校准的时钟周期数，但是检测控制器状态比较复杂，导致时钟周期较长，因此影响再次校准的速度。

技术实现要素：

为解决上述数字校准系统中再次校准的速度问题，本发明提供一种移位型数字校准系统。

本发明提供的移位型数字校准系统，包括校准码发生器、检测控制器、调节单元阵列和待校准电路，其中的校准码发生器由最低位输入输出耦合相连的一对双向移位寄存器组成，实现了具有自动切换功能的可逆校准。本发明有效地缩短了数字校准系统的再次校准时间，提高了再次校准的效率。

本发明提供的移位型数字校准系统，如图3所示，包括一个校准码发生器（100）、一个检测控制器（200）、一个调节单元阵列（300）和一个待校准电路（400）；待校准电路（400）具有一对被校准的差分路径（pos和neg）和一个输出信号（out），差分路径的失配状态决定了其输出（out）数据流中逻辑0和逻辑1所占的比例；检测控制器（200）根据待校准电路（400）输出（out）数据流中逻辑0和逻辑1所占的比例，产生方向控制信号（dir）；校准码发生器（100）在上述方向控制信号（dir）的控制下，通过移位产生一对正负温度计码（q⁺<m-1:0>和q^-<m-1:0>）作为校准码；调节单元阵列（300）包括m对相同的调节单元，分别通过m对独立的开关连接到上述被校准的差分路径（pos和neg）上；m对开关状态分别由上述m对正负校准位控制，关断逻辑电平使开关关断，导通逻辑电平使开关导通，从而调节上述差分路径的失配状态；整个校准系统构成一个负反馈过程。

上述方案中，所述校准码发生器（100）包括第一双向移位寄存器（101）和第二双向移位寄存器（102）；它们最低位的输入输出以相互耦合的方式连接在一起：第一双向移位寄存器（101）的最低位输出（q⁺<0>）取反之后连接到第二双向移位寄存器（102）的最低位输入（d^-<0>），第二双向移位寄存器（102）的最低位输出（q^-<0>）取反之后连接到第一双向移位寄存器（101）的最低位输入（d⁺<0>）；上述一对双向移位寄存器的最高输入（d⁺<m>和d^-<m>）均连接到关断逻辑电平（voff）。

上述方案中，当校准系统启动时，校准码发生器的状态被复位到关断逻辑电平；当校准码发生器右移时，第一双向移位寄存器（101）中的导通逻辑电平因右移而由高位到低位逐级减少，当导通逻辑电平恰好完全右移出第一双向移位寄存器（101）时，第二双向移位寄存器（102）才开始右移导通逻辑电平；反之亦然，当校准码发生器左移时，第二双向移位寄存器（102）中的导通逻辑电平因左移而由高位到低位逐级减少，当导通逻辑电平恰好完全左移出第二双向移位寄存器（102）时，第一双向移位寄存器（101）才开始左移导通逻辑电平。

上述方案中，当校准码发生器（100）的其中一个双向移位寄存器的最高位输出（q⁺<m>或q^-<m>）变为导通电平时，检测控制器的溢出标志位（ovf）有效，表示无法校准，或需要增大校准范围；当检测控制器产生的方向控制信号（dir）出现左右移交替时，表示校准完成，或需要减小校准粒度。

本发明的有益效果是有效地缩短了数字校准系统的再次校准时间，提高了对微扰进行再校准的效率。

附图说明

图1是公知的数字校准系统结构框图。

图2是公知的计数型数字校准系统的工作流程示意图。

图3是本发明的一种移位型数字校准系统的实施例。

图4是本发明的一种移位型数字校准系统的工作流程示意图。

具体实施方式

为了便于理解，以下将结合具体的附图和实施方式对本发明进行详细地描述。需要指出的是，图3和图4仅是本发明的实施举例，本发明权利要求范围内的具体实施的形式和细节不限于图3和图4。对于任何熟知集成电路设计技术的人员，可知本发明所述图3和图4各例均可以根据本文说明，在本发明范围内作出各种不同的修正和变化，这些修正和变化也纳入本发明的范围内。

图3是本发明的一种移位型数字校准系统在单一校准粒度下的实施例，包括：一个校准码发生器（100）、一个检测控制器（200）、一个调节单元阵列（300）和一个待校准电路（400），具体说明如下：

（1）待校准电路（400）具有一对被校准的差分路径（pos和neg）和一个输出信号（out），差分路径的失配状态决定了其输出（out）数据流中逻辑0和逻辑1所占的比例；

（2）检测控制器（200）根据待校准电路（400）输出（out）数据流中逻辑0和逻辑1所占的比例，产生方向控制信号（dir）；

（3）校准码发生器（100）在上述方向控制信号（dir）的控制下，通过移位产生一对正负温度计码（q⁺<m-1:0>和q^-<m-1:0>）作为校准码；

（4）调节单元阵列（300）包括m对相同的调节单元，分别通过m对独立的开关连接到上述被校准的差分路径（pos和neg）上；m对开关状态分别由上述m对正负校准位控制，关断逻辑电平使开关关断，导通逻辑电平使开关导通，从而调节上述差分路径的失配状态；

（5）整个校准系统构成一个负反馈过程。

校准码发生器（100）包括第一双向移位寄存器（101）和第二双向移位寄存器（102）；它们最低位的输入输出以相互耦合的方式连接在一起：第一双向移位寄存器（101）的最低位输出（q⁺<0>）取反之后连接到第二双向移位寄存器（102）的最低位输入（d^-<0>），第二双向移位寄存器（102）的最低位输出（q^-<0>）取反之后连接到第一双向移位寄存器（101）的最低位输入（d⁺<0>）；上述一对双向移位寄存器的最高输入（d⁺<m>和d^-<m>）均连接到关断逻辑电平（voff）。

上述校准码发生器结构，相互耦合的连接方式使两个移位寄存器实现了移位寄存器的自动切换，避免了计数型数字校准系统中最小值的判断，有效地缩短了时钟周期。具体地说，当关断电平对应逻辑“0”，导通电平对应逻辑“1”时，上述结构的校准码发器的工作方式如下：

（1）当校准系统启动时，校准码发生器的状态被复位到逻辑“0”；

（2）当校准码发生器右移时，第一双向移位寄存器（101）中的逻辑“1”因右移而由高位到低位逐级减少，当逻辑“1”恰好完全右移出第一双向移位寄存器（101）时：第一双向移位寄存器的最低位输出q⁺<0>由“1”变为“0”，因此第二双向移位寄存器的最低位输入d^-<0>由“0”变为“1”；同时，第二寄存器的最低位输出q^-<0>仍然为“0”，因此第一双向移位寄存器的最低位输入d⁺<0>仍然为“1”。所以，在此之后：若校准码发生器继续右移，第二双向移位寄存器（102）才开始右移逻辑“1”；若校准码发生器变为左移，第一双向移位寄存器仍然可以左移逻辑“1”；

（3）当校准码发生器左移时，第二双向移位寄存器（102）中的逻辑“1”因左移而由高位到低位逐级减少，当逻辑“1”恰好完全左移出第二双向移位寄存器（102）时：第二双向移位寄存器的最低位输出q^-<0>由“1”变为“0”，因此第一双向移位寄存器的最低位输入d⁺<0>由“0”变为“1”；同时，第一寄存器的最低位输出q⁺<0>仍然为“0”，因此第二双向移位寄存器的最低位输入d^-<0>仍然为“1”。所以，在此之后：若校准码发生器继续左移，第一双向移位寄存器（101）才开始左移逻辑“1”；若校准码发生器变为右移，第二双向移位寄存器仍然可以右移逻辑“1”。

需要指出的是，图3所示的单一校准粒度的移位型校准系统可以扩展到不同粒度的移位型数字校准系统，每增加一种粒度的校准需要增加的硬件资源包括：一个校准码发生器和一个调节单元阵列，可能根据需要增加一对被校准的差分路径；其中增加的校准码发生器具有与图3中的结构相同，但位数可能不同。

图4是本发明的一种移位型数字校准系统的工作流程示意图，也就是其中检测控制器的状态图，图4中以如下情况为例：正向偏差（待校准电路输出数据流中逻辑“1”所占比例偏高）通过校准码发生器右移进行补偿，负向偏差（待校准电路输出数据流中逻辑“0”所占比例偏高）则通过校准码发生器左移进行补偿。

在校准过程中，检测控制器只需对校准码发生器中进行最大值判断，即：第一双向移位寄存器右移达到最大值，或第二双向移位寄存器左移达到最大值；因为一对双向移位寄存器的最低位输入输出通过相互耦合的方式连接在一起，所以检测控制器无需对校准码发生器中的一对双向移位寄存器进行进行最小值判断，就可以在两个双向移位寄存器之间进行自动切换。

当图4中“与上次方向相同”判断结果为“否”时，表示此时偏差方向检测结果为正向偏差和负向偏差交替出现：如果此时校准系统已达到最小校准粒度，则“本次校准结束”，并回到“待校准电路数据输出”状态；如果校准系统还具有用于更细粒度调节（简称为细调）的硬件资源（即：细调校准码发生器、细调单元阵列和被细调的差分路径），则切换到细调工作模式，并同样按照图4的流程继续进行校准。

当图4中“左（右）移达到最大值”判断结果为“是”时，表示此时至少其中一个双向移位寄存器达到最大值（q⁺<m>或q^-<m>=“1”）：如果此时校准系统已达到最大校准范围，则溢出标志位（ovf）有效，表示“无法校准”；如果校准系统还具有用于更大范围的粗粒度调节（简称为粗调）的硬件资源（即：粗调校准码发生器、粗调单元阵列和被粗调的差分路径），则切换到粗调工作模式，并同样按照图4的流程继续进行校准。

无论初次校准还是再次校准都按照图4的流程工作，所不同的是：初次校准时，所有状态都被复位到“0”，与计数型数字校准系统一样，初次校准仍需要较多的时钟周期数：当校准码为m位温度计码时，等效为log2m位二进制码，最多需要m个时钟周期；当受到微扰进行再次校准时，校准码发生器的状态通常不再全部为“0”,而是在上次校准状态的基础上进行微调，从而快速收敛。

综上所述，本发明的移位型数字校准系统实现的可逆校准具有以下两个特点：在校准粒度相同时，可以在校准码发生器内的两个双向移位寄存器之间自动切换；在校准粒度不同时，可以在不同粒度的校准码发生器之间自动切换。本发明中自动切换的方法简单，降低了检测控制器状态的复杂性，所以本发明的有益效果是能够提高再次校准的速度。