SONOS栅端控制电压产生电路的制作方法

本发明涉及半导体集成电路领域，特别是涉及一种sonos(semiconductor-oxide-nitride-oxide-semiconductor闪速存储器)栅端控制电压产生电路。

背景技术：

nvm(非易失性存储器)flash(闪存)在高压编程操作时，会对不操作行有一种擦除类型的干扰，这种干扰现象会影响flash的可靠性。

为提升flash的可靠性，在高压编程操作时，需要将不选中行单元的wls(栅端)端电位，由vneg(负高压)升高到vneg_p，该vneg_p是高于vneg的负高压，以降低不选中单元(cell)栅端与漏端的电压差，从而减轻干扰。

现有的产生vneg_p电压电路(即现有的sonos栅端控制电压产生电路)，如图1所示，由多个电阻，一pmos晶体管pm1、一nmos晶体管nm1、一运算放大器yf、一电荷泵dhb组成。vref为基准电压、所述电荷泵dhb输出vneg。

所述多个电阻r(n)、r(k+1)、r(k)…r1、r0串联连接在vref与vneg之间，其r(n)为第n个电阻，r(k)为第k个电阻，n和k为大于等于零的整数，且k小于n。

所述运算放大器yf的正相输入端连接在电阻r(n)与r(k+1)的串联节点div上。该运算放大器yf的反相输入端接地，其输出端与电荷泵dhb相连接。如前所述电荷泵dhb输出vneg。

pmos晶体管pm1的源极接地gnd，其漏极与nmos晶体管nm1的漏极相连接，其栅极输入sonos栅端控制电压产生信号ctrl1。

多个开关s(k)…s1、s0的一端分别连接在电阻r(k+1)与r0之间串联连接的节点上，另一端作为分压电压vneg_pp输入端与nmos晶体管nm1的栅极端相连接。这样，在电荷泵dhb输出的vneg与基准电压vref之间采用电阻分压抽头的方式，将分压电压vneg_pp输入到nmos晶体管nm1的栅极端。该分压电压vneg_pp经过nmos晶体管nm1的vt(栅端与源端阈值电压)后，在nmos晶体管nm1的源极端生成vneg_p，该vneg_p多档可调。

上述电路存在的问题在于，当vneg_p信号的负载电容过大时，vneg_p的建立时间会过长，进而吃掉高压编程的时间，影响sonos单元特性。

技术实现要素：

本发明要解决的技术问题是提供一种sonos栅端控制电压产生电路，能够有效缩短sonos栅端控制电压的建立时间。

为解决上述技术问题，本发明的sonos栅端控制电压产生电路，由一运算放大器、一电荷泵、一pmos晶体管、两个nmos晶体管、多个开关和多个电阻组成；

所述多个开关分别记为s(k)…s1、s0，所述多个电阻分别记为r(n)、r(k+1)、r(k)…r1、r0，其中，r(n)为第n个电阻，r(k)为第k个电阻，s(k)为第k个开关，n和k为大于等于零的整数，且k小于n；

所述电荷泵输出端输出负高压信号vneg，所述多个电阻r(n)、r(k+1)、r(k)…r1、r0串联连接在基准电压vref端与负高压信号vneg之间，对基准电压vref与负高压信号vneg之间的电压进行分压；

所述多个开关s(k)…s1、s0，其一端依次对应连接在电阻r(k+1)与r0之间串联连接的节点上，另一端连接在一起，作为分压电压vneg_pp输入端；

所述运算放大器的反向输入端接地，其正向输入端连接在电阻r(n)与r(k+1)串联节点div，其输出端与电荷泵相连接；

第一pmos晶体管和第一nmos晶体管、第二nmos晶体管依次串联连接，第一pmos晶体管的源极接地gnd，第二nmos晶体管的源极与负高压信号vneg端相连接；

第一pmos晶体管的栅极和第二nmos晶体管的栅极输入sonos栅端控制电压产生信号ctrl，第一nmos晶体管的栅极输入分压电压vneg_pp，第一nmos晶体管的源极与第二nmos晶体管的漏极的连接端作为输出端输出sonos栅端控制电压信号vneg_p，该vneg_p是高于vneg的负高压信号。

vneg_p跟随着电荷泵建立会比较慢，而真正需要vneg_p电压的时候是vneg建立好之后，所以本发明在vneg还没建立好之前则让vneg_p＝vneg,待vneg建立好之后，再将vneg_p切换到另外一个支路，产生需要的比vneg高的负高压。

采用本发明的方法能够解决因vneg_p信号负载电容过大时，其建立时间过长的问题，有效缩短sonos栅端控制电压的建立时间，进而缩短高压编程时间，减少时间成本。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是现有的sonos栅端控制电压产生电路原理图；

图2是改进后的sonos栅端控制电压产生电路原理图；

图3是仿真结果图。

具体实施方式

结合图2所示，改进后的sonos栅端控制电压产生电路在下面的实施例中，由一运算放大器yf、一电荷泵dhb、一pmos晶体管pm1、两个nmos晶体管nm1、nm2、多个开关s(k)…s1、s0、多个电阻r(n)、r(k+1)、r(k)…r1、r0组成。其中，r(n)为第n个电阻，r(k)为第k个电阻，s(k)为第k个开关，n和k为大于等于零的整数，且k小于n。

所述电荷泵dhb输出端输出负高压vneg电压信号，所述多个电阻r(n)、r(k+1)、r(k)…r1、r0串联连接在基准电压vref端与电荷泵dhb输出端之间，对基准电压vref与负高压vneg之间的电压进行分压。

所述多个开关s(k)…s1、s0，一端依次对应连接在电阻r(k+1)与r0之间串联连接的节点上，另一端连接在一起，作为分压电压vneg_pp输入端。

所述运算放大器yf的反向输入端接地，其正向输入端连接在电阻r(n)与r(k+1)串联节点div，其输出端与电荷泵dhb相连接。

pmos晶体管pm1和nmos晶体管nm1、nm2依次串联连接，pmos晶体管pm1的源极接地gnd，nmos晶体管nm2的源极与vneg端相连接。

pmos晶体管pm1的栅极和nmos晶体管nm2的栅极输入sonos栅端控制电压产生信号ctrl，nmos晶体管nm1的栅极输入分压电压vneg_pp，nmos晶体管nm1的源极与nmos晶体管nm2的漏极的连接端作为输出端输出sonos栅端控制电压信号vneg_p。

所述ctrl信号＝pump&pe&prg，其中，pump为运算放大器yf输出的表征vneg建立好的信号，在vneg电压建立好之后，由运算放大器yf输出，pe为电荷泵dhb的使能信号，prg为高压编程操作信号，“&”表示与运算。也就是说pump与pe、prg信号共同控制nmos晶体管nm2及pmos晶体管pm1。

当vneg电压未建立好之前，pump信号为“0”，ctrl信号为“1”，nmos晶体管nm2打开，pmos晶体管pm1关断，vneg_p＝vneg。

当vneg电压建立好之后，pump信号置“1”，ctrl信号为vneg电位，nmos晶体管nm2关断，pmos晶体管pm1打开，vneg_p电位为vneg_pp减去一个nmos晶体管nm1的vt值。

图3是仿真的结果示意图，其中：自上而下，

第一栏仿真结果为理想情况，vneg_p电压随着vneg建立。

第二栏仿真结果为不正常情况，vneg_p建立时间过长，在vneg建立好之后还未正常建立。

第三栏仿真结果为本发明的仿真结果，vneg建立好之前，pump信号置“0”,vneg_p＝vneg,pump置“1”之后，vneg_p＝vneg_pp-vt。vneg_p为需要的比vneg高的负高压。

以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。