一种采用BF量化器的新型数字LDO电路的制作方法

本发明涉及集成电路技术领域，具体涉及一种采用bf量化器的新型数字ldo电路。

背景技术：

现在电子设备向便携式和小型化发展，系统集成度越来越高。系统中的电源管理模块变得更加复杂和重要。其中很多模块随着系统时钟进行高速的开关，这就要求电源管理模块具有出色稳定性和快速的瞬态响应。数字ldo有模拟ldo不能替代的优势，低压低功耗以及抗干扰能力，具有出色的稳定性。数字ldo是当下电源管理单元的研究发展方向之一。

传统数字ldo如图2所示，模块11是用于读将输出电压与参考电压进行1位比较的电压量化器，电压量化器产生与电压误差成比例的数字码（nout）。模块12是数字控制模块，数字控制模块将数字码（nout）与期望值（n）进行比较，输出级包括一个pmos晶体管阵列，作为由数字控制驱动的开关。这样的控制需要许多时钟周期才能达到稳定状态，使用更高的时钟频率进行环路采样是这种架构改善瞬态响应的唯一解决方案。会耗费大量的功耗，导致稳定性问题。

技术实现要素：

有鉴于此，本发明的目的在于提供一种采用bf量化器的新型数字ldo电路，在保证瞬态响应时间效果良好的情况下，确保电路功耗较低，有更好的稳定性。

为实现上述目的，本发明采用如下技术方案：

一种采用bf量化器的新型数字ldo电路，所述电路包括粗调节环路、细调节环路、粗调节功率管和细调节功率管；所述粗调节环路包括第一压控振荡器、第二压控振荡器、bf量化器和数字控制模块，所述bf量化器与第一压控振荡器、第二压控振荡器和数字控制模块分别连接；所述细调节环路包括依次连接的动态比较器、二选一多路选择器、累加/累减模块；所述粗调节功率管与数字控制模块；所述细调节功率管与累加/累减模块连接。

进一步的，所述第一压控振荡器的输入端接基准电压vref的输入，输出端接bf量化器的输入端；第二压控振荡器的输入端接反馈电压v1，输出端接bf量化器的另一个输入端；所述的bf量化器的输出端接数字控制模块的输入端；所述的粗调节功率管阵列的输入端接入数字控制模块的二进制输出，输出端进入反馈电阻网络构成电压反馈产生电压v1。

进一步的，所述bf量化器中还设有第二比较器，所述第二比较器接入第一压控振荡器的输出和bf量化器的res，输出端形成时钟clk控制动态比较器和累加/累减模块。

进一步的，所述的动态比较器的两个接入端接入基准电压vref和反馈电压v1在时钟clk的控制下比较，输出端接二选一多路选择器的调控端；所述的二选一多路选择器的两个输入端接高电平和低电平，输出端接累加/累减模块的输入；所述的累加/累减模块，在时钟clk控制下进行二进制输出进行左右位移，调控输出接入的细调节功率管阵列；所述的细调节功率管阵列输出接入电压反馈电阻负载网络输出反馈电压v1。

本发明与现有技术相比具有以下有益效果：

本发明电路结构简单，在保证瞬态响应时间效果良好的情况下，确保电路功耗较低，有更好的稳定性。

附图说明

图1是本发明电路原理图；

图2是本发明背景技术中传统数字ldo电路图；

图中1-第一压控振荡器、2-第二压控振荡器、3-bf量化器、4-数字控制模块、5-粗调节功率管阵列、6-动态比较器、7-二选一多路选择器、8-累加/累减模块、9-细调节功率管阵列、10-bf量化器比较器。

具体实施方式

下面结合附图及实施例对本发明做进一步说明。

请参照图1，本发明提供一种采用bf量化器的新型数字ldo电路，所述电路包括粗调节环路、细调节环路、粗调节功率管和细调节功率管；所述粗调节环路包括第一压控振荡器、第二压控振荡器、bf量化器和数字控制模块，所述bf量化器与第一压控振荡器、第二压控振荡器和数字控制模块分别连接；所述细调节环路包括依次连接的动态比较器、二选一多路选择器、累加/累减模块；所述粗调节功率管与数字控制模块；所述细调节功率管与累加/累减模块连接。

在本实施例中，所述第一压控振荡器的输入端接基准电压vref的输入，输出端接bf量化器的输入端；第二压控振荡器的输入端接反馈电压v1，输出端接bf量化器的另一个输入端；所述的bf量化器的输出端接数字控制模块的输入端；所述的粗调节功率管阵列的输入端接入数字控制模块的二进制输出，输出端进入反馈电阻网络构成电压反馈产生电压v1。所述bf量化器中的比较器接入一个压控振荡器的输出和bf量化器的res，输出端形成时钟clk控制动态比较器和累加/累减模块。

在本实施例中，所述的动态比较器的两个接入端接入基准电压vref和反馈电压v1在时钟clk的控制下比较，输出端接二选一多路选择器的调控端；所述的二选一多路选择器的两个输入端接高电平和低电平，输出端接累加/累减模块的输入；所述的累加/累减模块，在时钟clk控制下进行二进制输出进行左右位移，调控输出接入的细调节功率管阵列；所述的细调节功率管阵列输出接入电压反馈电阻负载网络输出反馈电压v1。

本实施例中，选择了基于节拍频率量化器的全数字ldo，将输入vref和v1通过模块1里面的两个相同的vco转换比例频率fref和fout的等效时钟为ckref和ckout，然后经过模块3电路，据输入频率生成数字代码（nout）。模块4将nout与期望值（n）进行比较，若nout与期望值（n）的差值较大，进入粗调节系统，通过粗调节环路的模块5的pmos阵列接通/断开来累积和消除误差nout，当nout距离期望值（n）到一定的限度时，通过动态比较器比较进入细调节电路，此时模块3计数器不工作没有输入，让节拍频率量化器进入待机状态，通过细调节电路中的模块6对反馈输入v1与vref比较决定模块8进行累加还是累减，后模块9的pmos阵列来累积和消除误差nout。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。