一种基于PCI总线的双通道共享时钟触发调延装置的制作方法

本发明属于同步测量技术领域，更为具体地讲，涉及一种一种基于pci总线的双通道共享时钟触发调延装置。

背景技术：

测量是人类认识未知世界的手段，测量数据是人们判断事物的信息来源。在一些测量领域，对测量时间的一致性具有极高的精度要求，即要求多个或多种设备的同步测量。同步测量有利于提高测量精度，实现瞬变信号的多方位测量，在瞬变信号监测及发射源定位等方面有着广泛应用。

常用的多设备同步测量方法有很多，最具有代表的有主控命令的测量方法，统一相对时基的测量方法和统一绝对时基的测量方法。

主控命令的测量方法的测量过程由主控设备向各测量仪器发送命令，各测量仪器接收到命令后立即开始测量。这种方法具有操作简单，容易实现，但同步精度低，主控设备与各测量仪器之间传输距离与传输介质的不同，都会造成传输延时不同。

统一相对时基的测量方法的测量过程由网络时间协议(networktimeprotocol,ntp)或精确时间协议(precisiontimeprotocol,ptp)实现多台仪器之间的相对时间同步，并设定统一时间同步触发测量。这种方法具有硬件结构复杂，软件工作量大，误差受网络状况影响较大。

统一绝对时基的测量方法的测量过程是利用gps实现精确授时，设定统一时间同步触发测量。这种方法具有一般使用数字锁相环实现时钟同步于gps，硬件设计复杂，不容易实现。

上述三种多设备同步测量方法，在最理想的情况下，都能达成各测量仪器同时触发。但是，仪器在触发到实际采集也有着延时，不同仪器的延迟时间均不相同，在同步精度要求高的情况下不能忽略该延时造成的误差。

技术实现要素：

本发明的目的在于克服现有技术的不足，提供一种基于pci总线的双通道共享时钟触发调延装置，通过对时钟信号和触发信号进行延迟，以此来补偿测量系统自身延时造成的测量不同步问题，从而使测量系统的测量同步精度更高。

为实现上述发明目的，本发明一种基于pci总线的双通道共享时钟触发调延装置，其特征在于，包括：

pci总线，用于将控制设备的调延参数传输至本装置，以及为装置中的各模块供电；

电源模块，通过pci总线给整个装置供电；

信号输入、输出接口，用于本装置对外接的时钟信号和触发信号进行输入、输出；

调延控制模块，由fpga实现，fpga主要功能包括参数解析模块、倍频模块、分频器、分路模块、计数器和寄存器组；主要作用是在外接时钟信号和触发信号作用下，对调延参数进行延时粗调；

精准延时模块，包括四块时钟延时芯片，其中，两块用于触发信号的延时精调，另外两块用于时钟信号的延时精调；

双通道共享时钟触发调延装置的工作流程为：

外接的时钟和触发源通过信号输入接口给调延控制模块提供时钟信号和触发信号；

同时，控制设备通过pci总线发送调延参数到调延控制模块，通过调延控制模块的pci接口输入至参数解析模块，参数解析模块再将调延参数解析为使能信号en、通道1时钟频率ch1_clk、通道2时钟频率ch2_clk、通道2时钟延时时间clk_delay、通道2触发延时时间trig_delay和保留数据，并分别存入对应的寄存器；

当寄存器组中每次有新的值写入对应寄存器后，fpga读取各寄存器值，当读取en寄存器值为0xffffffff时，fpga将接收到的时钟信号通过倍频模块倍频，再按照ch1_clk和ch2_clk寄存器中的值通过分频器对倍频后的时钟信号进行分频，产生两路时钟信号，然后再按照clk_delay寄存器中的值，利用计数器1进行时钟延时粗调；同时，fpga将接收到的触发信号通过分路模块分成两路，然后根据trig_delay寄存器中的值，利用计数器2对这两路触发信号进行延时粗调；最后，延时粗调后的四路信号传输到精准延时模块，其中，两路时钟信号分别输入至两块时钟延时芯片，两路触发信号分别输入至两块触发延时芯片，然后fpga按照clk_delay和trig_delay寄存器中的值，控制四组延时芯片，通过四组延时芯片对自个输入的信号进行延时精调，最后通过信号输出接口输出。

本发明的发明目的是这样实现的：

本发明一种基于pci总线的双通道共享时钟触发调延装置，先通过外接的时钟和触发源通过信号输入接口给调延控制模块提供时钟信号和触发信号；同时，控制设备通过pci总线发送调延参数到调延控制模块，通过调延控制模块的pci接口输入至参数解析模块，最后根据解析值对时钟信号和触发信号进行延时调整，以此来补偿测量系统自身延时造成的测量不同步问题，从而使测量系统的测量同步精度更高。

同时，本发明一种基于pci总线的双通道共享时钟触发调延装置还具有以下有益效果：

(1)、使用pci总线接口，具有高速性和即插即用性的优点，且不用担心板卡之间的冲突；

(2)、因为仪器由触发到采集的延迟时间与仪器的硬件特性有关，故该延时相对固定，本发明通过对输入时钟和触发信号进行延迟，以补偿测量系统自己本身造成的延时造成的测量不同步问题，使测量系统测量同步精度更高；

(3)、本发明对输入时钟信号频率无要求，输出时钟信号频率可以设置；

(4)、本发明具有延时精度极高，可达纳秒级。

附图说明

图1是本发明一种基于pci总线的双通道共享时钟触发调延装置一种具体实施方式架构图；

图2是电源模块的电路原理图；

图3是精准延时模块的电路原理图；

图4是fpga芯片内部设计的原理图；

图5是延时原理示意图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图1是本发明一种基于pci总线的双通道共享时钟触发调延装置一种具体实施方式架构图。

在本实施例中，如图1所示，本发明一种基于pci总线的双通道共享时钟触发调延装置，包括：pci总线、电源模块、信号输入接口、信号输出接口和调延控制模块，主要用于近距离的两个待测量的系统；

pci总线，用于将控制设备的调延参数传输至本装置，以及为装置中的各模块供电；

电源模块，通过pci总线给整个装置供电；

pci总线需要为各个模块提供3.3v、5v、±12v电源，因此需要电源模块提供3.3v、2.5v和1.2v电源输入。相对于2.5v和1.2v电源，本实施例采用凌特公司的lt1963和lt1764两款ldo电源芯片分别产生2.5v和1.2v，其电路原理图如图2所示。

信号输入、输出接口，用于本装置对外接的时钟信号和触发信号进行输入、输出；

调延控制模块，由fpga实现，fpga主要功能包括参数解析模块、倍频模块、分频器、分路模块、计数器和寄存器组；主要作用是根据调延参数对时钟信号和触发信号进行延时粗调；

在本实施例中，调延控制模块以fpga为控制核心。本实施例中选用的是altera公司cycloneiii系列的ep3c10f256芯片。cycloneiii系列具有拥有以下特点：(1)、拥有领先的ip核支持；(2)、pll能够输出200mhz主频；(3)、拥有更高的性能、更低的功耗；(4)、大大提高系统的可靠性。

ep3c10f256芯片拥有10320逻辑单元，414kbram，2个pll，10个全局时钟网络，以即最多182个的用户i/o。改芯片拥有丰富的资源，主频高达200mhz以上，完全能够满足时钟延时控制和逻辑设计。

理论上此款fpga可以产生0-100mhz频率范围的时钟信号，完全满足本实施例要求。主频设计为200mhz，即精度能达到5ns。

精准延时模块，包括四块时钟延时芯片，其中，两块用于触发信号的延时精调，另外两块用于时钟信号的延时精调；

在本实施例中，精准延时模块采用一组dallas公司的ds1123l-200芯片实现精确延时。该芯片具有如下特性：(1)、8位可编程延时控制；(2)、具有串行和并行通信接口；(3)、可实现0-510ns范围延时，步进2ns。

双通道共享时钟触发调延装置的工作流程为：

外接的时钟和触发源通过信号输入接口给调延控制模块提供时钟信号和触发信号；

同时，控制设备通过pci总线发送调延参数到调延控制模块，通过调延控制模块的pci接口输入至参数解析模块，参数解析模块再将调延参数解析为使能信号en、通道1时钟频率ch1_clk、通道2时钟频率ch2_clk、通道2时钟延时时间clk_delay、通道2触发延时时间trig_delay和保留数据，并分别存入对应的寄存器；

当寄存器组中每次有新的值写入对应寄存器后，fpga读取各寄存器值，当读取en寄存器值为0xffffffff时，fpga将接收到的时钟信号通过倍频模块倍频，再按照ch1_clk和ch2_clk寄存器中的值通过分频器对倍频后的时钟信号进行分频，产生两路时钟信号，然后再按照clk_delay寄存器中的值，利用计数器1进行时钟延时粗调；同时，fpga将接收到的触发信号通过分路模块分成两路，然后根据trig_delay寄存器中的值，利用计数器2对这两路触发信号进行延时粗调；最后，延时粗调后的四路信号传输到精准延时模块，其中，两路时钟信号分别输入至两块时钟延时芯片，两路触发信号分别输入至两块触发延时芯片，然后fpga按照clk_delay和trig_delay寄存器中的值，控制四组延时芯片，通过四组延时芯片对自个输入的信号进行延时精调，最后通过信号输出接口输出，再用于测量系统。

在本发明中，由于能够同时输出两组延迟后的时钟信号和触发信号，因此可以用于两组距离近的测量系统。

图3是精准延时模块的电路原理图。

在本实施例中，fpga实现第一级粗延时，再由ds1123l-200芯片实现第二级精准延时，该芯片最小步进2ns，芯片控制简单，完全能够满足需求。设计2路时钟信号和2路触发信号共4路信号实现延时控制，其电路原理图如图3所示，其中，左边两幅为实现时钟信号延时控制的电路原理图，右边两幅为实现触发信号延时控制的电路原理图。

图4是fpga芯片内部设计的原理图。

fpga内部收到pci传输的数据，并解析出来，分为六个数据，使能信号、通道1的时钟频率、通道2的时钟频率、通道2时钟延时时间、通道2触发延时时间和保留数据。

将输入时钟10mhz，通过pll核，倍频产生200mhz主频信号，这样，fpga芯片内部延时，就以主频信号为基，主频信号周期为5ns，那么其延时最小步进为5ns。

当收到pci传入的数据之后，先将数据存入对应的六个寄存器中。

当读取到使能寄存器值为0xffffffff时，fpga先将时钟信号按照ch1_clk寄存器和ch2_clk寄存器中的值分频，产生两路时钟信号。由于主频为200mhz，只能获得其整数倍分频。若想获得其他频率的时钟输出，则需要改变代码，将主频改为其他频率。

图5是延时原理示意图。

在本实施例中，图1中的计数器1、2中均包含a、b两组计数器；对延时前的时钟信号检测其边沿，当检测到边沿之后，用计数器计数。如图5所示，具体过程为：当检测到时钟上升沿之后，根据pci接口传入的延时时间，改变计数器b的计数个数，当计数器a计数完成后，则将输出置高。当检测到时钟下降沿之后，根据pci接口传入的延时时间，改变计数器b的计数个数，当计数器a计数完成后，则将输出置低。这样就完成了一个周期的延时操作。

根据延时的原理，可以知道，延时时间不应该超过一个周期的长度。因为时钟是周期信号，超过一个周期的延时也没有意义。所有需要判断延时时间，若延时时间大于一个时钟周期，则将延时时间除以时钟周期取余。对于硬件电路来说，除法电路消耗资源太多，所以不适宜在硬件电路中设计过多的除法。所以将这个判断延时时间与周期大小关系，以及取余操作，放在了上位机上面。这样节省了fpga资源。

对于触发的延时操作，也是通过检测上升沿和下降沿来实现的。不过默认触发的产生不是周期信号，而是只有一个脉冲信号，所以，没有判断延时的大小和周期的关系。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。