电子装置和该电子装置的操作方法与流程

相关申请的交叉引用

本申请要求于2019年9月30日在韩国知识产权局提交的韩国专利申请no.10-2019-0120904的权益，其公开内容通过引用整体合并于此。

本发明构思的示例实施例涉及包括用于校正数据信号的均衡电路的电子装置和/或该电子装置的操作方法。

背景技术：

由于数据传输速率随着电子工业的发展而提高，电子装置的内部组件之间的数据通信技术(例如，芯片间数据通信)的重要性也在增加。芯片间数据通信技术可以是例如存储器接口与存储装置之间的通信和/或射频集成芯片(rfic)与处理器之间的通信。然而，电子装置内部的组件需要满足高水平的静电放电(esd)条件，并且由于因电子装置的高度集成对电感器的限制以及源电压(vss)端接的提供等，数据传输速率会受到限制。因此，由于电子装置的有限的传输速率，芯片尺寸和成本增加。

技术实现要素：

本发明构思的示例实施例提供了在克服折衷条件的同时改善数据传输速率的电子装置。

根据本发明构思的示例实施例，提供了一种电子装置，所述电子装置包括：第一均衡电路，所述第一均衡电路被配置为接收数据信号，并基于所述数据信号生成第一均衡信号；脉冲发生器，所述脉冲发生器被配置为分别响应于所述数据信号的上升沿和下降沿生成第一脉冲信号和第二脉冲信号；第二均衡电路，所述第二均衡电路被配置为基于反相的第一脉冲信号和反相的第二脉冲信号输出第二均衡信号，所述反相的第一脉冲信号和所述反相的第二脉冲信号分别是所述第一脉冲信号的反相和所述第二脉冲信号的反相；以及输出端子，所述输出端子被配置为基于所述第一均衡信号和所述第二均衡信号输出输出信号。

根据本发明构思的另一示例实施例，提供了一种电子装置，所述电子装置包括：第一均衡电路，所述第一均衡电路被配置为接收数据信号，并生成具有与所述数据信号的相位反相的相位的第一均衡信号；脉冲发生器，所述脉冲发生器被配置为：基于所述数据信号的下降沿生成负脉冲信号，基于所述数据信号的上升沿生成正脉冲信号，并且生成脉冲信号，使得所述脉冲信号中包括所述负脉冲信号和所述正脉冲信号；第二均衡电路，所述第二均衡电路被配置为基于反相的脉冲信号输出第二均衡信号，所述反相的脉冲信号是所述脉冲信号的反相；以及输出端子，所述输出端子被配置为基于所述第一均衡信号和所述第二均衡信号输出输出信号。

根据本发明构思的另一示例实施例，提供了一种操作电子装置的方法，所述方法包括：接收数据信号；生成具有与所述数据信号的相位反相的相位的第一均衡信号；基于所述数据信号的下降沿，生成负脉冲信号；基于所述数据信号的上升沿，生成正脉冲信号；生成脉冲信号，使得所述脉冲信号包括所述负脉冲信号和所述正脉冲信号；基于反相的脉冲信号输出第二均衡信号，所述反相的脉冲信号是所述脉冲信号的反相；以及输出基于所述第一均衡信号和所述第二均衡信号获得的输出信号。

附图说明

根据下面结合附图的详细描述，将更清楚地理解本发明构思的示例实施例，在附图中：

图1是示出了根据本发明构思的示例实施例的电子装置的框图；

图2和图3是示出了根据本发明构思的示例实施例的均衡电路的框图；

图4是示出了根据本发明构思的示例实施例的均衡模块和输出端子的电路图；

图5是根据本发明构思的示例实施例的信号的定时图；

图6是用于描述根据对比示例的用于校正数据信号的信号的定时图；

图7是示出了根据本发明构思的示例实施例的源电压端接的电路图；

图8是示出了根据本发明构思的示例实施例的输出电压的波形图；

图9是示出了根据本发明构思的示例实施例的下拉电路的电路图；

图10和图11是用于描述根据本发明构思的示例实施例的信号和电压的定时图；

图12是根据本发明构思的示例实施例的电子装置的操作方法的流程图；

图13是根据本发明构思的示例实施例的电子装置的操作方法的流程图；

图14是根据本发明构思的示例实施例的电子装置的操作方法的流程图；以及

图15是根据本发明构思的示例实施例的电子装置的操作方法的流程图。

具体实施方式

在下文中，参照附图详细描述本发明构思的示例实施例。

图1是示出了根据本发明构思的示例实施例的电子装置1的框图。

参照图1，电子装置1可以包括第一芯片10和第二芯片20，第一芯片10可以包括均衡电路100和输出端子ot，第二芯片20可以包括输入端子it。例如，电子装置1可以被包括在智能手机、移动设备、图像显示设备、图像捕获设备、图像处理设备、测量设备、智能tv、无人机、诸如高级驾驶辅助系统(adas)的机器人、医疗设备和物联网(iot)设备中的至少一种中。作为另一示例，电子装置1可以包括调制解调器或应用处理器(ap)。ap可以包括执行多个功能的组件(例如，芯片、逻辑、核心等)，并且可以包括第一芯片10和第二芯片20的一部分或全部作为逻辑电路。

根据本发明构思的示例实施例，第一芯片10可以包括射频集成芯片(rfic)，第二芯片20可以包括处理芯片。例如，第一芯片10可以接收各种频率的无线通信信号，并将接收的无线通信信号转换为数字类型的数据信号dt。均衡电路100可以经由输出端子ot将从数据信号dt校正的输出信号do输出到第二芯片20。输出信号do可以通过连接在第一芯片10和第二芯片20之间的通道ch传输到第二芯片20。尽管为了便于描述将通道ch示为一条导电布线，但是多个通道ch可以连接在第一芯片10和第二芯片20之间。第二芯片20可以经由输入端子it接收输出信号do，并且可以基于输出信号do执行各种操作过程。

根据本发明构思的示例实施例，第一芯片10可以通过使用第五代(5g)、长期演进(lte)、第三代(3g)、全球微波接入互操作性(wimax)、全球移动通信系统(gsm)、码分多址(cdma)、蓝牙、近场通信(nfc)、无线保真(wifi)和射频识别(rfid)中的至少一种通信方法(或通信协议)进行通信。第二芯片20可以利用诸如中央处理单元(cpu)、数字信号处理器(dsp)和微计算单元(mcu)的各种类型的处理芯片来实现。

根据本发明构思的示例实施例，第一芯片10可以包括存储器接口器件，第二芯片20可以包括存储器件。例如，第一芯片10可以从外部主机接收写入数据，第一芯片10可以向外部主机提供读取数据。例如，第一芯片10可以接收写入数据，并通过使用均衡电路100校正写入数据。第一芯片10可以经由输出端子ot将校正后的数据作为输出信号do输出。第二芯片20可以经由输入端子it接收输出信号do。第二芯片20可以基于输出信号do执行各种类型的存储操作，例如读取操作、写入操作和刷新操作。

根据本发明构思的示例实施例，第一芯片10可以基于外围组件互连(pci)协议、pci-express(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机系统接口(scsi)协议、串行附接scsi(sas)协议、通用串行总线(usb)协议、多媒体卡(mmc)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子(ide)协议、移动产业处理器接口(mipi)协议和通用闪存(ufs)协议中的至少一种协议与第二芯片20执行数据通信。第二芯片20可以包括非易失性存储器，例如闪存、磁性ram(mram)、铁电ram(feram)、相变ram(pram)和电阻式ram(reram)，并且可以包括动态ram(dram)，例如双倍数据速率(ddr)同步dram(sdram)(ddrsdram)、低功耗(lp)ddr(lpddr)、sdram、图形ddr(gddr)和兰巴斯dram(rdram)。

如上所述，第一芯片10被示出为rfic或存储器接口器件，第二芯片20被示出为处理芯片或存储器件，但是示例实施例不限于此。换言之，第一芯片10和第二芯片20可以安装在各种类型的电子装置上，均衡电路100可以校正各种类型的信号，如下所述。

根据上面给出的描述，已经描述了从第一芯片10到第二芯片20的通信的示例，但是示例实施例不限于此，第二芯片20也可以包括均衡电路100。例如，由第二芯片20处理的数据可以经由第一芯片10输出到外部。由于数据处理，第二芯片20可以生成数据信号dt，并且第二芯片20的均衡电路100可以校正数据信号dt。由第二芯片20的均衡电路100校正的数据信号dt可以作为输出信号do经由第二芯片20的输入端子it输出到第一芯片10。第一芯片10可以经由输出端子ot接收输出信号do。

根据本发明构思的示例实施例，均衡电路100可以校正作为各种类型的操作处理的基础的数据信号dt。均衡电路100可以接收数据信号dt，并基于数据信号dt的上升沿和下降沿校正数据信号dt。例如，均衡电路100可以响应于接收的数据信号dt的下降沿生成负脉冲信号(例如，图5中的psa)。另外，均衡电路100可以响应于接收的数据信号dt的上升沿生成正脉冲信号(例如，图5中的psb)。

当数据信号dt通过通道ch传输，并且由于通道ch的长度大或电子装置的高esd条件而导致电容大时，数据信号dt的逻辑高电平和逻辑低电平之间的差距会减小，或者转换速率(slewrate)会增加。换言之，当信道ch的长度大时，在眼图上观察数据信号dt会显示：眼睛张开性能降低，并且数据信号dt的上升时间和下降时间增加。均衡电路100可以在数据信号dt的转变时段(例如，上升沿生成时段和下降沿生成时段)期间生成脉冲宽度比数据信号dt的脉冲宽度窄的正脉冲信号和负脉冲信号，从而在原始数据不受影响的同时增加逻辑高电平和逻辑低电平之间的差，以改善眼图性能。之后，均衡电路100可以通过使正脉冲信号和负脉冲信号反相并将反相信号与数据信号dt相加来生成具有改善的眼图性能的输出信号do。因此，均衡电路100可以输出具有通过向数据信号dt施加正脉冲信号和负脉冲信号而校正的数据信号dt的输出信号do。

图2和图3是示出了根据本发明构思的示例实施例的均衡电路100的框图。

参照图2，均衡电路100可以包括接收器120、均衡模块130和输出端子ot。均衡电路100可以接收外部信号as并基于外部信号as生成数据信号dt，并且可以基于外部信号as或数据信号dt生成脉冲信号ps。均衡电路100可以将具有校正后的数据信号dt的输出信号do提供到输出端子ot，并且均衡电路100可以经由输出端子ot将输出信号do输出到外部。

接收器120可以接收外部信号as，并输出数据信号dt和脉冲信号ps。例如，外部信号as可以是模拟信号，数据信号dt可以是将作为模拟信号的外部信号as转换为数字信号而获得的信号。参照图3对此进行描述。

参照图3，接收器120还可以包括模数转换器(adc)121和脉冲发生器122。信号源110可以被包括在均衡电路100中，但是信号源110可以是均衡电路100和电子装置1的外部构造。例如，信号源110可以是基站、外部电子装置等。

adc121可以通过各种已知的方法将模拟信号转换为数字信号。例如，外部信号as可以是模拟信号。在这种情况下，adc121可以将模拟信号转换为具有关于特定电压(例如，反相器的逻辑电平)的逻辑高电平或逻辑低电平的二进制数字信号。然而，示例实施例不限于此，adc121可以利用将外部信号as转换为可以由电子装置1处理的信号的各种器件、电路和逻辑来实现。

脉冲发生器122可以基于数据信号dt生成脉冲信号(图2中的ps)，并且脉冲信号ps可以包括负脉冲信号psa和正脉冲信号psb。例如，脉冲发生器122可以利用数字逻辑电路来实现。脉冲发生器122可以通过将使用诸如and、or、not、nand、nor和xor的逻辑门的选择器以及诸如多路复用器和/或加法器的逻辑电路应用于作为数字类型信号的数据信号dt来生成负脉冲信号psa和正脉冲信号psb。

脉冲发生器122可以在数据信号dt的下降沿的定时生成具有负脉冲(例如，图5中的np)的负脉冲信号psa。例如，负脉冲信号psa可以具有逻辑低电平和逻辑高电平，并且负脉冲信号psa可以响应于数据信号dt的下降沿而具有逻辑低电平。另外，脉冲发生器122可以生成脉冲宽度小于数据信号dt的脉冲宽度的负脉冲信号psa。作为示例，负脉冲信号psa可以在特定时间之后转变(或返回)为逻辑高电平，作为另一示例，负脉冲信号psa可以在数据信号dt的下降沿出现时的定时之后转变为逻辑高电平，作为另一示例，负脉冲信号psa可以在数据信号dt的上升沿出现时的定时之前转变为逻辑高电平。

脉冲发生器122可以在数据信号dt的上升沿的定时生成具有正脉冲的正脉冲信号psb。例如，正脉冲信号psb可以具有逻辑低电平和逻辑高电平，并且正脉冲信号psb可以响应于数据信号dt的上升沿而具有逻辑高电平。另外，脉冲发生器122可以生成脉冲宽度小于数据信号dt的脉冲宽度的正脉冲信号psb。作为示例，正脉冲信号psb可以在特定时间之后转变(或返回)为逻辑低电平，作为另一示例，正脉冲信号psb可以在数据信号dt的上升沿出现时的定时之后转变为逻辑低电平，作为另一示例，正脉冲信号psb可以在数据信号dt的下降沿出现时的定时之前转变为逻辑低电平。

负脉冲信号psa和正脉冲信号psb可以分别具有负脉冲np和正脉冲，如上所述。例如，构成负脉冲信号psa的负脉冲np的脉冲宽度可以小于数据信号dt的脉冲宽度。例如，构成正脉冲信号psb的正脉冲的脉冲宽度可以小于数据信号dt的脉冲宽度。下面参照图5对此进行详细描述。

再参照图2，均衡模块130可以包括第一均衡电路131和第二均衡电路132。例如，第一均衡电路131和第二均衡电路132可以分别利用多个晶体管来实现。例如，第一均衡电路131可以包括具有多个晶体管的反相器电路或缓冲电路，第二均衡电路132可以包括具有多个晶体管的反相器电路或缓冲电路。

第一均衡电路131可以接收数据信号dt，并输出数据信号dt的相位被反相的第一均衡信号eq1。例如，第一均衡电路131可以包括反相器电路。第一均衡电路131可以接收数据信号dt，并生成在数据信号dt的逻辑低电平时具有驱动电压的电平的第一均衡信号eq1。例如，驱动电压可以是从均衡电路100之外的电压发生器施加到第一均衡电路131的电压。另外，第一均衡电路131可以生成在数据信号dt的逻辑高电平时具有地电压的电平的第一均衡信号eq1。例如，地电压可以是第一均衡电路131所连接到的地线的电压。换言之，第一均衡信号eq1可以是具有驱动电压的电平和地电压的电平的信号。第二均衡电路132可以接收脉冲信号ps，并通过使接收的脉冲信号ps反相来输出第二均衡信号eq2。例如，第二均衡电路132也可以包括反相器电路。例如，第二均衡电路132可以使负脉冲信号psa反相，使正脉冲信号psb反相，将这两个反相的信号(psa和psb)相加，并将相加后的信号作为第二均衡信号eq2输出。

根据本发明构思的另一示例实施例，第一均衡信号eq1可以与数据信号dt基本相同。例如，第一均衡信号eq1的相位可以与数据信号dt的相位相同。在这种情况下，第一均衡电路131可以包括缓冲电路，第一均衡信号eq1可以具有与数据信号dt相同的相位。当第一均衡电路131包括缓冲电路时，第二均衡电路132也可以包括缓冲电路。第一均衡信号eq1的幅值也可以与数据信号dt的幅值相同。或者，第一均衡信号eq1可以是具有任何电压电平的逻辑信号。第二均衡电路132可以接收负脉冲信号psa和正脉冲信号psb并将它们相加，使相加后的信号反相，并将反相后的信号作为第二均衡信号eq2输出。

根据本发明构思的示例实施例，可以通过使用具有与数据信号dt的边沿方向相同的方向的脉冲的信号，来增加数据信号dt的上升沿的大小和下降沿的大小。换言之，均衡模块130可以补偿数据信号dt的边沿大小。例如，由均衡模块130输出的输出信号do的上升沿的大小可以大于数据信号dt的下降沿的大小，并且输出信号do的下降沿的大小可以大于数据信号dt的上升沿的大小。然而，示例实施例不限于此，输出信号do的上升沿的大小和下降沿的大小可以分别大于数据信号dt的上升沿的大小和下降沿的大小。

均衡模块130可以通过将第一均衡信号eq1和第二均衡信号eq2相加来向输出端子ot输出输出信号do。输出端子ot可以将输出信号do提供到通道(例如，图1中的ch)，并且输出信号do可以通过通道传输到外部构造。例如，输出端子ot可以以诸如数据引脚和数据焊盘的各种形式来实现。

输出信号do可以是基于数据信号dt的第一均衡信号eq1的逻辑高电平和逻辑低电平之间的差被增加的信号。换言之，输出信号do的逻辑高电平和逻辑低电平之间的差可以大于数据信号dt的逻辑高电平和逻辑低电平之间的差。因此，输出信号do的符号间干扰(isi)值可以小于数据信号dt的isi值。换言之，可以改善眼图的眼睛张开性能。

图4是示出了根据本发明构思的示例实施例的均衡模块130和输出端子ot的电路图。

参照图4，均衡模块130可以包括第一均衡电路131和第二均衡电路132。第一均衡电路131还可以包括第一晶体管tr1和第二晶体管tr2，第二均衡电路132还可以包括第三晶体管tr3和第四晶体管tr4。例如，第一均衡电路131可以包括具有第一晶体管tr1和第二晶体管tr2的反相器或缓冲电路。另外，第二均衡电路132可以包括具有第三晶体管tr3和第四晶体管tr4的反相器电路或缓冲电路。

根据本发明构思的示例实施例，第一晶体管tr1和第三晶体管tr3可以包括p型金属氧化物半导体(pmos)晶体管，第二晶体管tr2和第四晶体管tr4可以包括n型金属氧化物半导体(nmos)晶体管。然而，示例实施例不限于此，第一晶体管tr1至第四晶体管tr4均可以包括pmos或nmos晶体管。

第一均衡电路131可以包括两个输入端子(i1和i2)和一个第一输出端子o1。输入端子(i1和i2)均可以一起接收数据信号dt。换言之，第一晶体管tr1的第一栅极端子g1和第二晶体管tr2的第二栅极端子g2可以接收数据信号dt。

第一晶体管tr1可以具有接收驱动电压vdd的第一源极端子s1、连接到第一输出端子o1的第一漏极端子d1和连接到第一输入端子i1的第一栅极端子g1。第二晶体管tr2可以包括连接到输出端子o1的第二漏极端子d2、连接到第一接地节点gn1的第二源极端子s2和连接到第二输入端子i2的第二栅极端子g2。

第一均衡电路131可以根据数据信号dt的逻辑高电平和逻辑低电平选择性地接收驱动电压vdd或地电压vgnd。例如，响应于数据信号dt的逻辑低电平的生成，可以生成第一均衡信号eq1。在这种情况下，第一均衡信号eq1的逻辑高电平的量值可以基于驱动电压vdd的电平。另外，响应于数据信号dt的逻辑高电平的生成，可以生成第一均衡信号eq1。在这种情况下，第一均衡信号eq1的逻辑高电平的量值可以基于驱动电压vdd的电平。例如，驱动电压vdd的电平可以大于地电压vgnd的电平。

第一均衡信号eq1可以是具有基于驱动电压vdd的逻辑高电平和基于地电压vgnd的逻辑低电平的电压信号。例如，第一均衡信号eq1的逻辑高电平可以与驱动电压vdd的电平基本相同。作为另一示例，第一均衡信号eq1的逻辑高电平可以与数据信号dt的逻辑高电平相同。作为另一示例，第一均衡信号eq1的逻辑高电平可以是关于第一晶体管tr1的器件特性的系数被施加到驱动电压vdd时所采用的电平。

第一均衡信号eq1的逻辑低电平可以与地电压vgnd的电平基本相同。作为另一示例，第一均衡信号eq1的逻辑低电平可以与数据信号dt的逻辑低电平相同。作为另一示例，第一均衡信号eq1的逻辑低电平可以是关于第二晶体管tr2的器件特性的系数被施加到地电压vgnd时所采用的电平。

第二均衡电路132可以包括两个输入端子(i3和i4)和一个第二输出端子o2。输入端子(i3和i4)可以分别接收负脉冲信号psa和正脉冲信号psb。换言之，第三晶体管tr3的第三栅极端子g3和第四晶体管tr4的第四栅极端子g4可以分别接收负脉冲信号psa和正脉冲信号psb。

根据本发明构思的示例实施例，第三晶体管tr3可以包括接收驱动电压vdd的第三源极端子s3和连接到第二均衡电路132的第二输出端子o2的第三漏极端子d3。例如，第三晶体管tr3可以包括p型晶体管。第四晶体管tr4可以包括连接到第二接地节点gn2的第四源极端子s4和连接到第二均衡电路132的第二输出端子o2的第四漏极端子d4。

第二均衡电路132可以根据负脉冲信号psa和正脉冲信号psb的逻辑高电平和逻辑低电平选择性地接收驱动电压vdd或地电压vgnd，因此，可以生成第二均衡信号eq2。均衡模块130可以将第一均衡信号eq1和第二均衡信号eq2相加，并且通过使用相加后的信号，可以将输出信号do输出到输出端子ot。稍后参照图5详细地描述第二均衡信号eq2和输出信号ot。

输出端子ot可以经由布线连接到第一均衡电路131和第二均衡电路132，并可以连接到用于将输出信号ot传输到外部装置的通道(图1中的ch)。

图5是根据本发明构思的示例实施例的信号的定时图。在下文中，将参照图3和图4中的附图标记给出描述。

参照图5，数据信号dt可以是具有逻辑高电平和逻辑低电平的数字信号。例如，数据信号dt的逻辑高电平可以指示数据值“1”，逻辑低电平可以指示数据值“0”。

第一均衡信号eq1可以是数据信号dt被反相的电压信号。例如，第一均衡信号eq1的量值可以根据第一均衡电路131中包括的元件基于驱动电压vdd和地电压vgnd的参数或电平来确定。作为示例，第一均衡信号eq1的逻辑高电平的量值可以基于驱动电压vdd的电平来确定。作为另一示例，第一均衡信号eq1的逻辑低电平的量值可以基于地电压vgnd的电平来确定。

脉冲信号ps可以包括负脉冲信号psa和正脉冲信号psb。负脉冲信号psa和正脉冲信号psb可以分别包括负脉冲np和正脉冲pp。负脉冲np可以被称为负脉冲信号psa中出现的逻辑低电平脉冲。另外，如所示出的，负脉冲np的脉冲宽度可以小于数据信号dt的脉冲宽度。类似地，正脉冲pp可以被称为正脉冲信号psb中出现的逻辑高电平脉冲，并且正脉冲pp的脉冲宽度可以小于数据信号dt的脉冲宽度。例如，负脉冲np和正脉冲pp中的至少一者的脉冲宽度可以小于数据信号dt的脉冲宽度的一半。换言之，与数据信号dt相比，负脉冲np和正脉冲pp中的至少一者可以具有非常窄的脉冲宽度。

负脉冲信号psa可以响应于数据信号dt的下降沿的生成而生成。正脉冲信号psb可以响应于数据信号dt的上升沿的生成而生成。例如，脉冲发生器122可以通过使用多个逻辑门从数据信号dt生成负脉冲信号psa和正脉冲信号psb。例如，负脉冲信号psa和正脉冲信号psb中的每一者的逻辑高电平的量值可以与数据信号dt的逻辑高电平的量值基本相同。

第二均衡信号eq2可以基于使脉冲信号ps反相的结果而生成。例如，第二均衡电路132可以将负脉冲信号psa和正脉冲信号psb相加，使相加后的信号反相，并将反相后的信号生成为第二均衡信号eq2。

第二均衡信号eq2的逻辑高电平ap可以基于负脉冲np而生成。例如，第二均衡信号eq2的逻辑高电平ap可以具有在负脉冲np的电压电平中反映了第二均衡电路132的器件特性的量值。逻辑高电平ap的量值可以小于负脉冲np的量值。作为另一示例，第二均衡信号eq2的逻辑低电平an可以具有在正脉冲pp的电压电平中反映了第二均衡电路132的器件特性的量值。逻辑低电平an的量值可以小于正脉冲pp的量值。

输出信号do可以是通过将第一均衡信号eq1和第二均衡信号eq2相加所获得的信号。例如，均衡模块130可以经由同一输出线将从第一均衡电路131输出的第一均衡信号eq1和从第二均衡电路132输出的第二均衡信号eq2传输到输出端子ot。

根据本发明构思的示例实施例，因为输出信号do增加了数据信号dt的上升沿和下降沿的量值，不会容易地发生在将模拟信号转换为数字信号的过程中的失真，因此，可以提高信号精确度。

根据本发明构思的示例实施例，第二均衡电路132可以调节第二均衡信号eq2的幅值(即，ap和an)的量值。第二均衡电路132可以通过将特定增益施加到脉冲信号ps的幅值来调节幅值(ap和an)的量值。例如，增益可以由第二均衡电路132中包括的晶体管(tr3和tr4)的器件特性来确定。作为另一示例，第二均衡电路132可以通过使用包括驱动电压vdd和地电压vgn的各种外部电压、外部信号和外部电流来改变增益。

图6是用于描述根据对比示例的用于校正数据信号的信号的定时图。图6是用于说明上面参照图5描述的信号处理的优点的图。

参照图6，输入数据dtc可以是数字信号，延迟信号psc可以是通过将输入数据dtc延迟特定时间td所获得的信号。补偿信号eqc可以是通过反相并增加延迟信号psc的幅值所获得的信号。在这种情况下，可以通过将输入数据dtc与补偿信号eqc相加来生成失真校正信号doc。失真校正信号doc可以是被校正以防止输入数据dtc的失真的信号。在这种情况下，当补偿信号eqc的幅值过度增大时，可能无法保持由输入数据dtc(即，原始数据)指示的数据值。例如，在时间段tx和时间段ty中，输入数据dtc或原始数据可以指示数据值“0”，但是失真校正信号doc会不正确地指示数据值“1”。换言之，当补偿信号eqc的幅值增大到特定限值之外时，失真校正信号doc的数据会失真。

相比之下，返回参照图5，在一个或更多个示例实施例中，脉冲信号ps和第二均衡信号eq2可以仅在出现上升沿和下降沿的时段内输出脉冲信号。因此，输出信号do可以准确地指示由数据信号dt或原始数据指示的数字数据值，并且因为输出信号do的边沿的量值大，所以可以减小isi，并且可以改善眼睛张开性能。

图7是示出了根据本发明构思的示例实施例的源电压端接的电路图，图8是示出了根据本发明构思的示例实施例的输出电压的波形图。在下文中，将参照图1中的附图标记给出描述。

参照图7，电子装置1还可以包括端接电阻器rt。端接电阻器rt可以连接到输出端子ot和均衡电路130a。换言之，电子装置1可以实现源电压端接(vss端接)。

根据本发明构思的示例实施例，当数据信号dt的数据值指示“0”时，输出信号do的电压电平可以为大约0。在这种情况下，施加到端接电阻器rt的两端的电压均可以为大约0v。因此，流经端接电阻器rt的恒定电流is的量值可以为大约0，因此，当不存在输入数据时(即，当输入数据持续地为大约0或为空时)，可以防止功耗。

参照图8，如上所述，当输入到电子装置1的数据为大约0时，源电压端接可以防止功耗。然而，作为折衷条件，输出信号dox的电压电平不会降至负电平。如上面参照图1至图6所描述的，当输出信号do在特定时段内具有负电平时，边沿之间的差会增加，但是输出信号dox由于源电压端接而不会具有负电平。

图9是示出了根据本发明构思的示例实施例的下拉电路的电路图。在下文中，参照图3中的附图标记给出描述。

参照图9，均衡电路100a还可以包括下拉电路140。下拉电路140可以连接到第一均衡电路131和第二均衡电路132中的至少一者，并且可以将负电平电压提供到第一均衡电路131的第一接地节点gn1和第二均衡电路132的第二接地节点gn2中的至少一者。如上面参照图8所描述的，当端接电阻器rt的源电压端接被包括在电子装置1中时，输出信号do不会具有负电平电压。因此，下拉电路140可以通过向均衡模块130施加负电平电压立即生成输出信号do的负脉冲。

下拉电路140可以包括具有多个开关(sw1至sw3)和电容器cb的开关电路141。电容器cb的一端(例如，电压vc1所施加的节点)可以连接到开关电路141，并且电容器cb的另一端(例如，电压vc2所施加的节点)可以连接到第一均衡电路131的第一接地节点gn1和第二均衡电路132的第二接地节点gn2。

开关电路141可以接收时钟信号clk和互补时钟信号clkb，互补时钟信号clkb可以是时钟信号clk被反相的信号。开关(sw1至sw3)可以基于时钟信号clk和互补时钟信号clkb的逻辑电平执行开关操作(例如，导通或断开)。

开关电路141可以根据多个开关(sw1至sw3)的导通或断开输出驱动电压或地电压。例如，当时钟信号clk处于逻辑高电平时，第二开关sw2和第三开关sw3可以被短路，并且开关电路141可以将驱动电压vdd施加到电容器cb。在这种情况下，电容器cb的一端的电压vc1的电平可以是驱动电压vdd的电平，并且电容器cb的另一端的电压vc2的电平可以是地电压的电平。换言之，电容器cb可以基于驱动电压vdd被充电。当时钟信号clk处于逻辑低电平时，第一开关sw1可以被短路。在这种情况下，电容器cb的一端的电压vc1的电平可以为地电压的电平。由于电容器cb的电荷守恒定律，电容器cb的另一端处的电压的电平可以为负电平(例如，-vdd)。因此，下拉电路140可以将负电平电压输出到第一接地节点gn1和第二接地节点gn2。

时钟信号clk和互补时钟信号clkb可以从例如图3的脉冲发生器122接收，作为另一示例，可以从电子装置1内部的时钟发生器接收，作为另一示例，可以从电子装置1的外部接收。

图10和图11是用于描述根据本发明构思的示例实施例的信号和电压的定时图。

参照图3、图9和图10，下拉电路140可以接收时钟信号clk和互补时钟信号clkb。例如，脉冲发生器122可以输出时钟信号clk和互补时钟信号clkb。脉冲发生器122可以接收正脉冲信号psb，并且响应于已经转变为逻辑高电平的正脉冲信号psb生成转变为逻辑低电平的时钟信号clk。脉冲发生器122可以通过使时钟信号clk反相来生成互补时钟信号clkb。

参照图9和图11，响应于互补时钟信号clkb的逻辑高电平或时钟信号clk的逻辑低电平，电容器cb的另一端的电压vc2可以降至负电平。当电压vc2的电平降至负电平时，连接到电容器cb的另一端的第一均衡电路131的第一接地节点gn1和第二均衡电路132的第二接地节点gn2可以具有负电平电压。换言之，当电压vc2的电平降至负电平时，第二均衡信号eq2可以具有负电平。因此，当时钟信号clk转变为逻辑低电平时，由第一均衡电路131和第二均衡电路132输出的输出信号do可以具有负电平。随着输出信号do的边沿的差ax增大，电子装置1的isi可以减小，因此，可以改善眼睛张开性能。

图12是根据本发明构思的示例实施例的电子装置1的操作方法的流程图。在下文中，利用参照上述附图的附图标记给出描述。

在操作s310中，根据本发明构思的示例实施例的电子装置1可以接收数据信号dt。

在操作s320中，第一均衡电路131可以输出具有数据信号dt的相位被反相的相位的第一均衡信号eq1。

在操作s330中，脉冲发生器122可以基于数据信号dt的下降沿生成负脉冲信号psa，并基于数据信号dt的上升沿生成正脉冲信号psb。

在操作s340中，脉冲发生器122可以输出包括负脉冲信号psa和正脉冲信号psb的脉冲信号ps。

在操作s350中，第二均衡电路132可以使脉冲信号ps反相，并基于反相的脉冲信号输出第二均衡信号eq2。

因此，在操作s360中，均衡模块130可以输出第一均衡信号eq1和第二均衡信号eq2已经被相加的输出信号do。

图13是根据本发明构思的示例实施例的电子装置1的操作方法的流程图。在下文中，利用参照上述附图的附图标记给出描述。

参照图13，在操作s331中，根据本发明构思的示例实施例的脉冲发生器122可以响应于数据信号dt的下降沿的生成将负脉冲信号psa转变为逻辑低电平。

另外，在操作s332中，脉冲发生器122可以在数据信号dt的上升沿被生成之前将负脉冲信号psa恢复至逻辑高电平。响应于数据信号dt的上升沿的生成，在操作s333中，电子装置1可以将正脉冲信号psb转变为逻辑高电平。另外，在操作s334中，在生成数据信号dt的下降沿之前，正脉冲信号psb可以被返回至逻辑低电平。

图14是根据本发明构思的示例实施例的电子装置1的操作方法的流程图。在下文中，利用参照上述附图的附图标记给出描述。

参照图14，在操作s410中，下拉电路140可以接收时钟信号clk。另外，可以接收通过使时钟信号clk反相所获得的互补时钟信号clkb。基于时钟信号clk和互补时钟信号clkb，可以向电容器cb施加驱动电压vdd或地电压。

在操作s420中，下拉电路140可以响应于时钟信号clk的逻辑电平转变来生成负电平电压。

之后，在操作s430中，下拉电路140可以将负电平电压输出到输出第一均衡信号eq1的第一均衡电路131的第一接地节点gn1和输出第二均衡信号eq2的第二均衡电路132的第二接地节点中的至少一者。

在操作s440中，当时钟信号clk的逻辑电平转变时，下拉电路140可以降低输出信号do的电压电平。

图15是根据本发明构思的示例实施例的电子装置1的操作方法的流程图。在下文中，利用参照上述附图的附图标记给出描述。

参照图15，在操作s431中，当时钟信号clk处于逻辑高电平时，根据本发明构思的示例实施例的下拉电路140可以控制多个开关(sw1至sw3)，并将驱动电压vdd输出到电容器cb的一端。

在操作s432中，下拉电路140可以通过使用驱动电压vdd对电容器cb进行充电。

之后，在操作s433中，当时钟信号clkb转变为逻辑低电平时，下拉电路140可以控制多个开关(sw1至sw3)，并将地电压输出到电容器cb的一端。

在这种情况下，因为电容器cb的一端处的电压从驱动电压转变为地电压，并且电容器cb需要保存电荷量，所以电容器cb的另一端处的电压可以从地电压降至负电平电压。换言之，在操作s434中，响应于电容器cb的一端处的电压vc1降至地电压电平，下拉电路140可以经由电容器cb的另一端输出负电平电压。

包括均衡电路100、100a的一个或更多个元件的第一芯片10和第二芯片20及其子组件可以包括处理电路，处理电路包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微计算机、场可编程门阵列(fpga)、可编程逻辑单元、微处理器、专用集成电路(asic)等。处理电路可以是专用处理电路，该专用处理电路配置均衡电路100来生成脉冲信号ps并仅在数据信号dt的上升沿和下降沿出现的时段内输出包括脉冲信号的第二均衡信号eq2，并且基于第二均衡信号eq2生成输出信号do。因此，输出信号do可以精确地指示由数据信号dt或原始数据指示的数字数据值，并且因为输出信号do的边沿的量值大，所以专用处理电路可以通过减小isi并改善眼睛张开性能来改善电子装置1的性能。

尽管已经参照本发明构思的一些示例实施例示出并描述了本发明构思，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以对本文进行形式和细节上的各种改变。