基准电流源及包含基准电流源的芯片的制作方法

1.本发明涉及集成电路技术领域，尤其涉及一种基准电流源及包含基准电流源的芯片。


背景技术：

2.基准电流源是芯片中必不可少的单元，随着芯片的应用及环境的变化，芯片对基准电流源要求越来越高。现有的基准电流源的实现方式是利用基准电压源产生基准电压，再利用外部运算放大器和晶体管构成一个源极跟随器，利用电阻产生基准电流。由于运算放大器存在失调和噪声问题，导致运算放大器和晶体管构成的源极跟随器的稳定性较差，基准电流实现电路线路复杂、温漂较高和精度较低。


技术实现要素：

3.本发明要解决的技术问题是为了克服现有技术中利用外部运算放大器导致的电路线路复杂、温漂较高和精度较低的缺陷，提供一种基准电流源及包含基准电流源的芯片。
4.本发明是通过下述技术方案来解决上述技术问题：
5.一种基准电流源，包括第一晶体管、第二晶体管、运算放大器和第一电阻；
6.所述运算放大器的同相输入端和反相输入端分别接入第一电压和第二电压，所述第一电压和所述第二电压相等，所述运算放大器的输出端分别与所述第一晶体管的栅极和所述第二晶体管的栅极电连接；
7.所述第一晶体管和所述第二晶体管的漏极均与外部电源连接；
8.所述第一晶体管的源极分别与所述同相输入端和所述反相输入端电连接；
9.所述第二晶体管的源极与所述第一电阻的一端连接，所述第一电阻的另一端接地。
10.较佳地，所述第一晶体管和所述第二晶体管均为nmos(n型金属
‑
氧化物
‑
半导体)晶体管。
11.较佳地，所述基准电流源还包括第一三极管和第二三极管；
12.所述第一三极管和所述第二三极管的基极和集电极均接地；
13.所述第一三极管的发射极与所述同相输入端电连接，用于产生所述第一电压；
14.所述第二三极管的发射极与所述反相输入端电连接，用于产生所述第二电压。
15.较佳地，所述基准电流源还包括第二电阻；
16.所述第二三极管的面积大于所述第一三极管的面积；
17.所述第二电阻的一端与所述反相输入端电连接，所述第二电阻的另一端与所述第二三极管的发射极电连接；
18.和/或，
19.所述第一三极管和所述第二三极管均为pnp(2块p型半导体中间夹着1块n型半导体所组成的三极管)型三极管。
20.较佳地，所述基准电流源还包括第三电阻和第四电阻；
21.所述第三电阻和所述第四电阻的一端均与所述第一晶体管的源极电连接，所述第三电阻的另一端与所述第一三极管的发射极电连接，所述第四电阻的另一端与所述第二三极管的发射极电连接。
22.较佳地，所述基准电流源还包括第五电阻；
23.所述第五电阻的一端与所述第一晶体管的源极电连接，所述第五电阻的另一端分别与所述第三电阻和所述第四电阻的一端电连接。
24.较佳地，所述基准电流源还包括第三晶体管；
25.所述第三晶体管的栅极和漏极均与所述第二晶体管的漏极电连接；
26.所述第三晶体管的源极与所述外部电源电连接；
27.和/或，
28.所述第一晶体管和所述第二晶体管为增强型晶体管。
29.较佳地，所述基准电流源还包括第四晶体管；
30.所述第四晶体管的源极与所述第三晶体管的源极电连接，所述第四晶体管的栅极与所述第三晶体管的漏极电连接，所述第四晶体管的漏极用于输出基准电流。
31.较佳地，所述第四晶体管为pmos(p沟道金属氧化物半导体)晶体管。
32.一种芯片，包括上述一项所述的基准电流源。
33.本发明的积极进步效果在于：本发明通过运算放大器的同相输入端和反相输入端分别接入第一电压和第二电压，第一电压和第二电压相等，运算放大器的输出端分别与第一晶体管的栅极和第二晶体管的栅极电连接；第一晶体管和第二晶体管的漏极均与外部电源连接；第一晶体管的源极分别与同相输入端和反相输入端电连接；第二晶体管的源极与第一电阻的一端连接，第一电阻的另一端接地构成了基准电流源，该基准电流源省去了外部运算放大器，消除了外部运算放大器的非理想因素，减少了电路的复杂性和温漂，提高了基准电流源的准确度。
附图说明
34.图1为本发明实施例1的基准电流源的电路结构示意图。
35.图2为本发明实施例2的基准电流源的电路图。
具体实施方式
36.下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
37.实施例1
38.本实施例提供一种基准电流源，如图1所示，包括第一晶体管m1、第二晶体管m2、运算放大器a1和第一电阻r1。
39.运算放大器a1的同相输入端+和反相输入端
‑
分别接入第一电压和第二电压，第一电压和第二电压相等，运算放大器a1的输出端分别与第一晶体管m1的栅极和第二晶体管m2的栅极电连接。
40.第一晶体管m1和第二晶体管m2的漏极均与外部电源vdd连接，第一晶体管m1的源
极分别与运算放大器a1的同相输入端+和运算放大器a1的反相输入端
‑
电连接，第二晶体管m2的源极与第一电阻r1的一端连接，第一电阻r1的另一端接地gnd。
41.本实施例的基准电流源，第一电压和第二电压相等，运算放大器a1的输出端输出恒定的电压信号至第一晶体管m1的栅极和第二晶体管m2的栅极，控制导通第一晶体管m1和第二晶体管m2。第一晶体管m1导通后，第一晶体管m1的源极b点产生基准电压vref，第一晶体管m1的栅极a点产生的电压为：
42.va＝vref+vgs(m1)，其中，vgs(m1)是第一晶体管m1的栅极和源极之间的电压。
43.此时，第二晶体管m2的源极c点的电压为：
44.vc＝va
‑
vgs(m2)＝vref+vgs(m1)
‑
vgs(m2)，其中vgs(m1)是第二晶体管m2的栅极和源极之间的电压。在本实施例中，第一晶体管m1和第二晶体管m2是同一类型晶体管，则有：
45.vgs(m1)＝vgs(m2)
46.所以，可得出第二晶体管m2的源极c点的电压为：
47.vc＝vref
48.由此得出，本实施例的基准电流源产生的基准电流，该基准电流为流过第一电阻r1的电流，该基准电流为：
49.iref＝vc/r1＝vref/r1
50.其中，第一电阻r1的值根据目标基准电流iref的值设置。
51.本实施例的基准电流源，通过第一晶体管m1和运算放大器a1产生基准电压vref，通过第二晶体管m2和第一电阻r1产生基准电流iref，省去了外部运算放大器，消除了外部运算放大器的非理想因素，减少了基准电流源电路的复杂性和温漂，提高了基准电流源的准确度。
52.实施例2
53.本实施例提供的一种基准电流源在实施例1的基准上进行进一步改进，如图2所示，第一晶体管m1和第二晶体管m2均为nmos晶体管。
54.本实施例的基准电流源还包括第一三极管q1和第二三极管q2，第一三极管q1和第二三极管q2的基极和集电极均接地gnd，第一三极管q1的发射极与运算放大器a1的同相输入端+电连接，用于产生第一电压，第二三极管q2的发射极与运算放大器a1的反相输入端
‑
电连接，用于产生第二电压。本实施方式通过第一三极管q1和第二三极管q2分别产生相等的第一电压和第二电压。
55.在可选的另一种实施方式中，基准电流源还包括第二电阻r2，第二电阻r2一端与运算放大器a1的反相输入端
‑
电连接，第二电阻r2另一端与第二三极管q2射极电连接。第一三极管q1述第二三极q2为pnp型三极管。本实施方式通过第二电阻r2分压，可方便实现第一电压和第二电压相等。
56.在可选的另一种实施方式中，基准电流源还包括第三电阻r3和第四电阻r4，第三电阻r3和第四电阻r4的一端均与第一晶体管m1的源极电连接，第三电阻r3的另一端与第一三极管q1的发射极电连接，第四电阻r4的另一端与第二三极管q2的发射极电连接。本实施方式通过第三电阻r3和第四电阻r4减少温漂对产生的基准电压的影响，提高基准电流源精度。
57.在可选的另一种实施方式中，基准电流源还包括第五电阻r5，第五电阻r5的一端与第一晶体管m1的源极电连接，第五电阻r5的另一端分别与第三电阻r3和第四电阻r4的一端电连接。本实施方式通过第五电阻r5减少温漂对产生的基准电压的影响，进而提高基准电流源精度。
58.本实施例中第一晶体管m1、运算放大器a1、第一三极管q1、第二三极q2、第二电阻r2、第三电阻r3、第四电阻r4和第五电阻r5构成基准电压源，该基准电压源中第二三极管q2的面积是第一三极管q1的n倍，假设运算放大器a1的增益足够高，在忽略电路失调的情况下，运算放大器a1的正相输入端+的第一电平和反相输入端
‑
的第二电压近似相等，则有：
59.vbe1＝vbe2+ir2
60.式中，vbe1是第一三极管q1基极与发射极之间的电压，vbe2是第二三极管q2基极与发射极之间的电压，i为流经电阻r2的电流。vbe1即为运算放大器a1的正相输入端+的第一电压，(vbe2+ir2)即为运算放大器a1的反相输入端
‑
的第二电压。该基准电压源用于产生基准电压vref。需要说明的是，第二电阻r2、第三电阻r3、第四电阻r4和第五电阻r5的值根据基准电流源的温度值设置。
61.在可选的一种实施方式中，基准电流源还包括第三晶体管m3，第三晶体管m3为pmos晶体管，第三晶体管m3的栅极和漏极均与第二晶体管m2的漏极电连接，第三晶体管m3的源极与外部电源vdd电连接。第二晶体管m2导通后第三晶体管m3也导通，构成基准电流iref的通路。第三晶体管m3中流过基准电流iref，可以通过第三晶体管m3引出基准电流iref到其他电路。
62.在可选的一种实施方式中，基准电流源还包括第四晶体管m4，第四晶体管m4为pmos晶体管，第四晶体管m4的源极与第三晶体管m3的源极电连接，第四晶体管m4的栅极与第三晶体管m3的漏极电连接，第四晶体管m4的漏极用于输出电流i1。当第四晶体管m4的面积与第三晶体管m3的面积相同时，电流i1的值与基准电流iref的值相等，当第四晶体管m4的面积与第三晶体管m3的面积不相同时，电流i1值是基准电流iref值的n倍。
63.在可选的一种实施方式中，基准电流源还包括第五晶体管m5、第六晶体管m6和第七晶体管m7，第五晶体管m5、第六晶体管m6和第七晶体管m7均为pmos晶体管，第五晶体管m5、第六晶体管m6和第七晶体管m7中每个晶体管的源极均与第三晶体管m3的源极电连接，每个晶体管的栅极均与第三晶体管m3的漏极电连接，第五晶体管m5、第六晶体管m6和第七晶体管m7的漏极分别输出电流i2、i3和i4。第五晶体管m5、第六晶体管m6和第七晶体管m7的工作原理与第四晶体管m4相同，可以通过调节第四晶体管m4、第五晶体管m5、第六晶体管m6和第七晶体管m7的面积实现调节电流i1、i2、i3和i4的大小。具体的，可通过调节第四晶体管m4的面积以实现电流i1等于n1倍的基准电流iref。同理，可通过调节第五晶体管m5的面积以实现电流i2等于n2倍的基准电流iref，可通过调节第六晶体管m6的面积以实现电流i3等于n3倍的基准电流iref，可通过调节第七晶体管m7的面积以实现电流i4等于n4倍的基准电流iref。其中，n1、n2、n3和n4的值可以相同也可以不相同。
64.在可选的一种实施方式中，第一晶体管m1和第二晶体管m2为增强型晶体管或耗尽型晶体管。
65.本实施例的基准电流源，利用基准电压源产生基准电压vref，利用基准电压源内部的运算放大器，将运算放大器的输出端分别与第一晶体管的栅极和第二晶体管的栅极电
连接，利用第一晶体管的vgs(m1)和第二晶体管的vgs(m2)电压相抵消，使得流经第一电阻r1的电流仅与参考电压vref相关，省去了外部运算放大器，消除了外部运算放大器的非理想因素，减少了基准电流源电路的复杂性和温漂，提高了基准电流源的准确度。同时可以通过调节第四晶体管m4、第五晶体管m5、第六晶体管m6和第七晶体管m7的面积实现调节电流i1、i2、i3和i4的大小，以实现不同的电流输出，适用范围更广。
66.实施例3
67.本实施例的芯片，包括实施例1或2的基准电流源，该基准电流源用于给芯片中各个电路部分提供基准电流。
68.本实施例的芯片通过使用上述基准电流源电路性能更稳定。
69.虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。