一种新型阵列ADC采集同步装置的制作方法

本实用新型涉及数字信号处理领域，具体涉及一种新型阵列adc采集同步装置。

背景技术：

在数字信号处理领域，多通道阵列adc同步采集面临诸多工程性难题，如设备体积、重量、布局布线、散热性能、同步稳定性等。传统方案受限于设计难度，多采用分模块设计方式，将多个小规模的adc模块通过连接器甚至机架组装到一起，实现几十通道的阵列采集。传统方案的产品体积大，重量大。现在普遍的方案均无法很好的平衡各方面的设计要求。

技术实现要素：

本实用新型针对上述问题，提供了一种新型阵列adc采集同步装置，解决多通道阵列adc同步设备体积大、重量大、散热差、布局布线不合理、同步稳定性差的问题。

本实用新型通过下述技术方案实现：

一种新型阵列adc采集同步装置，包括时钟管理模块、射频接收模块、中频采集模块和数据处理模块，所述数据处理模块包括dsp单元和fpga单元，所述dsp单元与所述fpga单元连接，所述fpga单元、所述时钟管理模块和所述中频采集模块相互连接，所述中频采集模块与射频接收模块连接，所述中频采集模块包括多个adc芯片，还包括一个pcb基板，所述时钟管理模块、所述射频接收模块、所述中频采集模块和所述数据处理模块均设置于所述pcb基板上，所述时钟管理模块和所述fpga单元位于所述pcb基板的中心位置，所述多个adc芯片围绕所述时钟管理模块和所述fpga单元以发散形式分布，所述多个adc芯片与所述时钟管理模块的所有连接线均为等长的，所述多个adc芯片与所述fpga单元的所有连接线均为等长的。

将时钟管理模块、射频接收模块、中频采集模块和数据处理模块设置在同一个pcb基板上，一个pcb基板实现所有通道，减少连接器数量和走线，并且采用单一结构件pcb基板进行自然散热，可充分发挥电源性能，降低了系统功耗。并且将所述时钟管理模块和所述fpga单元位于所述pcb基板的中心位置，所述多个adc芯片围绕所述时钟管理模块和所述fpga单元以发散形式分布，由中心位置向周围发散的形式进行布线，既有利于散热也方向了布局布线。所述多个adc芯片与所述时钟管理模块的所有连接线均为等长的，使得adc芯片时钟基准达到同步，所述多个adc芯片与所述fpga单元的所有连接线均为等长的，使系统内时钟达到同步，合理的布局布线实现了adc芯片时钟基准同步和系统内时钟同步。

进一步的，所述pcb基板为圆盘形，在发挥散热功能的前提下，最大化pcb基板的空间利用率。

进一步的，所述pcb基板边沿设置多个用于隔离通道的缺口。

优选的，所述adc芯片为基于jesd204b接口的，所述adc芯片将数据汇聚到中心处理器进行相位同步，基于jesd204b接口实现同步，几乎不受温度等环境变化影响，通道相位同步稳定。优选的，所述多个adc芯片为24个，所述adc芯片型号为ad9250，一个pcb基板上实现了48个adc采集通道。

进一步的，所述时钟管理模块包括一片hcm7044、四片hcm7043和晶振。

进一步的，所述fpga单元型号为xilinx的7系列fpgaxc7v690t。

进一步的，所述射频接收模块包括多个天线组件和射频组件。

进一步的，所述dsp单元连接上位机显控软件。

本实用新型与现有技术相比，具有如下的优点和有益效果：

1、体积小、重量轻：选用大规模fpga作中心处理器件，向四周扇出adc芯片控制线，在一张pcb上实现了多个adc采集通道，体积和重量上有明显改善。

2、布局布线容易、成本低：一张pcb实现所有通道，减少连接器数量和走线，成本降低。

3、散热方便：无需多块模块堆叠，采用单一结构件自然散热即可。且因可充分发挥电源性能，降低了系统功耗。

4、通道相位同步稳定：adc芯片选用ad9250，此芯片基于jesd204b接口，将数据汇聚到中心处理器进行相位同步。基于jesd204b接口实现同步，几乎不受温度等环境变化影响。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：

图1为实施例结构示意图；

图2为实施例的电路结构图。

附图中标记及对应的零部件名称：

1-fpga，2-adc芯片，3-dsp单元，4-时钟芯片。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。

实施例

如图1所示的pcb设计布局，中间位置是fpga1、dsp3、时钟芯片4等中心处理器件，以圆形方式向四周扇出24片adc芯片2，在一张pcb上实现了48个adc采集通道。本实施例采用中心对称设计方式，很好的平衡了各种设计约束，降低了设计和生产的工艺控制难度。

如图1所示的pcb设计布局，中心为大容量fpga处理器，四周为adc采集电路。本实施例实现同步的核心为adc同步时钟管理电路和fpga多通道同步数据对齐。本实施例采用xilinx的7系列fpgaxc7v690t，搭配24片adc实现48路中频信号adc采集。24片adc芯片，封装并输出48路adc数据，经高速接口发送到fpga。在核心处理器fpga内部将48路adc数据进行帧解析，识别出每路信号中的第一个有效采样点实现同步。

本实施例的电路原理如图2所示，包含：时钟管理模块、射频接收模块、中频采集模块和数据处理模块。

时钟管理模块为系统实现48路接收信号同步的关键。时钟管理模块采用1片hcm7044+4片hcm7043实现，由hcm7044产生adc同步采样时钟和sysref信号，经4片hcm7043分发到24片adc芯片。工程上，通过pcb走线等长控制策略，保证24片adc芯片同时收到sysref信号，实现adc时钟基准同步。为方便时钟相位调试，hcm7044芯片和hcm7043芯片均采用dsp进行寄存器配置。电路上电后，dsp顺序配置hmc7044和hmc7043，输出系统工作所需的各路时钟信号。然后，fpga开始并行配置24片ad9250芯片，使ad9250全部处于等待sysref信号的状态。主fpga触发hmc7044向4片hmc7043输出sysref触发信号，hmc7043收到sysref触发信号后，同时向24片ad9250和fpga发送sysref脉冲信号。由此实现了系统内时钟同步。ad9250接收到sysref后继续完成配置，并开始输出jesd204b多帧数据。

射频接收模块包含24个天线组件和射频组件，每个天线组件包含2个通道，将接收的无线电射频信号转换为48路中频信号。天线组件安装在半球面上，实现360°方向信号接收。

中频采集模块采用24片ad9250芯片实现48路中频信号采集。采集的数据通过48路jesd204b接口传输到fpga。中频采集模块电路pcb布局设计采用中心对称发散结构，布线保证时钟芯片输出到24片ad9250的dclk和sysref等长，确保24路adc芯片接收到的时钟相位一致。同时，通过pcb布线设计保证24片adc到fpga的数据链路等长。

数据处理模块包括1片fpga和1片dsp。fpga接收并解析24片ad9250输出的48路jesd204b接口数据，根据接口协议对数据进行相位对齐处理。相位对齐后的数据经算法处理，提取通信数据。dsp通过以太网接口与上位机软件通信，接收上位机指令配置fpga内部算法处理模块工作参数，并将fpga解析后的数据组帧后发送到上位机进行显示。dsp和fpga间通过emif交互控制指令，通过srio高速接口交互接收的通信数据。

本实施例方案采用中心对称设计，选用大规模fpga作中心处理器件，以圆形方式向四周扇出adc芯片控制线，在一张pcb上实现了48个adc采集通道，在体积和重量上有明显改善。一张pcb实现所有通道，减少连接器数量和走线，成本降低，布局布线容易。本方案无需多块模块堆叠，采用单一结构件自然散热即可。且因可充分发挥电源性能，降低了系统功耗。adc芯片选用24片ad9250，此芯片基于jesd204b接口，将数据汇聚到中心处理器进行相位同步。基于jesd204b接口实现同步，几乎不受温度等环境变化影响，达到了通道相位同步稳定的效果。

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。