1.一种乘积累加电路，接收类神经网络系统中第一层的m个一比特神经元数值，该乘积累加电路包括：
m个非易失性存储单元；以及
m个电流源；
其中，该m个非易失性存储单元与该m个电流源形成m条电流路径，该m条电流路径连接于第一供应电压与输出端之间；
其中，该m个非易失性存储单元中的第一非易失性存储单元与该m个电流源中的第一电流源形成第一电流路径，该第一电流源的第一端接收该第一供应电压，该第一电流源的第二端连接至该第一非易失性存储单元的第一端，该第一非易失性存储单元的第二端连接至该输出端，且该第一电流源的控制端接收该第一层的m个一比特神经元数值中的第一一比特神经元数值。
2.根据权利要求1所述的乘积累加电路，其中该m个非易失性存储单元为多次编程存储单元、单次编程存储单元或者掩膜式只读存储单元，且每一该非易失性存储单元储存一比特神经元连接权重。
3.根据权利要求2所述的乘积累加电路，其中当该第一非易失性存储单元为高电阻值的第一储存状态时，该第一非易失性存储单元储存的该一比特神经元连接权重为第一逻辑数值；以及该第一非易失性存储单元为低电阻值的第二储存状态时，该第一非易失性存储单元储存的该一比特神经元连接权重为第二逻辑数值。
4.根据权利要求3所述的乘积累加电路，其中该第一逻辑数值为逻辑0，且该第二逻辑数值为逻辑1。
5.根据权利要求1所述的乘积累加电路，其中在应用阶段中时，该乘积累加电路根据该第一层的m个一比特神经元数值来控制对应的该m条电流路径，使得该乘积累加电路的该输出端产生输出电流。
6.根据权利要求5所述的乘积累加电路，还包括转换电路接收该输出电流，并将该输出电流转换为该类神经网络系统中第二层的一比特神经元数值。
7.根据权利要求6所述的乘积累加电路，其中该转换电路为电流比较器，当输出电流小于参考电流时，该第二层的该一比特神经元数值为第一逻辑数值；以及，当该输出电流大于该参考电流时，该第二层的该一比特神经元数值第二逻辑数值。
8.根据权利要求7所述的乘积累加电路，其中该第一逻辑数值为逻辑0，且该第二逻辑数值为逻辑1。
9.根据权利要求1所述的乘积累加电路，其中该第一电流源包括晶体管，该晶体管的栅极端接收该第一一比特神经元数值，该晶体管的第一漏/源端接收该第一供应电压，该晶体管的第二漏/源端连接至该第一非易失性存储单元的该第一端。
10.根据权利要求9所述的乘积累加电路，其中该晶体管为p型晶体管或者n型晶体管。
11.根据权利要求1所述的乘积累加电路，其中该第一电流源包括偏压晶体管与开关晶体管，该偏压晶体管的栅极端接收偏压电压，该偏压晶体管的第一漏/源端接收该第一供应电压，该偏压晶体管的第二漏/源端连接至该开关晶体管的第一漏/源端，该开关晶体管的第二漏/源端连接至该第一非易失性存储单元的该第一端，该开关晶体管的栅极端接收该第一一比特神经元数值。
12.根据权利要求11所述的乘积累加电路，其中该偏压晶体管与该开关晶体管为p型晶体管或者n型晶体管。