微控制器以及使用该微控制器的电子控制装置的制造方法
【专利说明】微控制器以及使用该微控制器的电子控制装置
[0001]相关申请的交叉引用
[0002]2014年5月22日提交的日本专利申请N0.2014-105926的公开，包括说明书、附图和摘要，全部作为参考并入本文。
技术领域
[0003]本发明涉及一种微控制器及使用它的电子控制装置，尤其涉及即使在发生故障时也能继续操作的适宜用于可靠的电子控制装置的技术。
【背景技术】
[0004]自动化控制在发展，且安全和可靠的电子控制装置的需求在增加。为了确保安全，电子控制装置需要在异常情况出现时立即检测异常情况并停止操作。对于处理信息的处理器，为了在异常情况出现时立即检测异常情况并停止操作，在很久以前就使用了提供两个处理器并比较两个处理器的输出的方法。近年来，随着半导体工艺越来越精细，可以将多个处理器安装在一个芯片上，将双处理器操作所需的存储器添加到该芯片上的具有芯片冗余的安全的微控制器，实际上主要用于车辆控制。
[0005]近年来，不仅需要在异常情况出现时立即检测异常情况并停止操作，还需要即使在故障时也能继续操作。
[0006]作为近年来的技术趋势，半导体工艺越来越精细并可以将多个处理器安装在一个芯片上。将即使在故障时也能继续操作的所需数目的处理器安装在一个芯片上。为了通过简单应用上述技术即使在故障时也能继续操作，可以将每个都由双处理器和存储器配置成的两组安全的微控制器安装在一个芯片上。
[0007]另一方面，作为存储器中故障的对策，应用了错误校正码(ECC)。例如，使用了SECDED(单错误校正双错误检测)码。该码，如其名称所指示的，适合于其中当一位错误出现时校正该错误并使操作能继续进行，以及当两位错误出现时初次停止操作的系统。
[0008]专利文献I公开了仅通过单个通用存储器模块实现复杂错误校正的存储器系统。该系统具有η-位输入和输出的“m”个半导体存储器芯片。η位X(m-l)的错误校正码被添加到了 η位X I的数据，并在m个半导体存储器的每个中存储η位(1、m和η都是自然数)。作为错误校正能力，能够校正在η-位单元中的一个地方出现的错误，并能够检测在两个地方出现的错误。
[0009]现有技术文献
[0010]专利文献
[0011]专利文献1:日本未审专利申请公开N0.2012-177964。
【发明内容】
[0012]在上述现有技术的简单延伸中，需要进一步考虑在一个芯片中形成的优势。具体地，在简单安装两组常规的安全微控制器的情况下，从故障隔离的角度来看，在不同的芯片中安装微控制器的配置将是更优秀的。为了在将微控制器安装在一个芯片中时实现等效的或更好的故障隔离，实现它伴随着关于面积诸如布局器件的开销和开发成本的开销。即，在一个芯片上故障时能使操作继续的冗余资源的安装优势方面，具体地，成本降低，即芯片面积减小，存在挑战。
[0013]然而，由于下列原因在芯片面积中处理器使用的比例趋于增加。相比于逻辑电路，使半导体工艺更精细的过程缓和，而且，处理器使用的存储容量趋于增加。因此，从芯片面积的角度来看，即在将多个处理器安装在一个芯片上时同时产生存储器冗余的成本，是不允许的。
[0014]为了使操作即使在故障时能继续进行，将多个冗余处理器和能校正错误的存储器安装在一个芯片上。对于存储器，例如，应用了在专利文献I中描述的SECDED和错误校正。
[0015]然而，在正常的SE⑶ED中，能校正在数据中出现的错误，但不能校正例如在地址系统诸如地址解码器中出现的故障，致使地址系统具有单点故障。单点故障涉及可由一个地方的故障引起的蔓延至整个系统的错误操作的故障部分。单点故障成为在故障时继续操作的障碍。本发明的发明人研究了代替正常SECDED的在专利文献I中描述的错误校正(S8ECD8ED)的应用。结果发现，存在下面的新问题。即，存储器控制单元变成了单点故障。地址总线是DIMM中的布线且也是单点故障。
[0016]在下文中将描述解决这种问题的方法，从说明书和附图的描述中其它问题和新的特征将变得明显。
[0017]下面将描述实施例。
[0018]根据实施例的微控制器包括并行地执行相同的处理的三个以上的处理器和存储装置。该存储装置包括具有没有冗余化的存储区域的存储垫(memory mat)、地址选择部、数据选择部和故障恢复部。地址选择部基于在通过处理器访问时发布的三个以上的地址选择在存储垫中的存储区域。数据输出部从通过地址选择部选择的存储垫中的存储区域读取数据。故障恢复部校正或屏蔽在存储垫、地址选择部和数据输出部中出现的预定数目以下的故障。
[0019]将如下主要描述从实施例得到的效果。
[0020]本发明能够提供在不进行存储器冗余化以抑制芯片面积增加的情况下即使在故障时也能继续操作的微控制器。
【附图说明】
[0021]图1是示例根据本申请的代表性实施例的微控制器的配置示例的方块图。
[0022]图2是示例有四个冗余处理器的微控制器的配置示例的方块图。
[0023]图3是示例在图2的实施例中选择器202的选择方法的解释说明图。
[0024]图4是示例有三个冗余处理器的微控制器的配置示例的方块图。
[0025]图5是示例在图4的实施例中选择器202的选择方法的示例的解释说明图。
[0026]图6是示例在图4的实施例中选择器202的选择方法的另一个示例的解释说明图。
[0027]图7是示例其中在“η”个冗余处理器中获得多数表决的微控制器的配置示例的方块图。
[0028]图8是示例存储器200的配置示例的方块图。
[0029]图9是示例在存储器200的冗余地址解码器中获得多数表决的配置示例的方块图。
[0030]图10是示例在适合图7的实施例的冗余地址解码器中获得多数表决的存储器200的配置示例的方块图。
[0031]图11是示例在图10的实施例中的冗余地址解码器和多数电路的配置示例的方块图。
[0032]图12是示例在图10的实施例中的冗余地址解码器和多数电路的芯片布局的示例的示意图。
[0033]图13是在图10的实施例中的冗余地址解码器和多数电路的另一个配置示例的方块图。
[0034]图14是示例第二实施例中的存储器200的配置示例的方块图。
[0035]图15是示例第二实施例中的存储器200的另一个配置示例的方块图。
[0036]图16是示例第二实施例中的微控制器100的芯片布局的示例的示意图。
[0037]图17是示例在具有32位宽度的存储器200中的配置参数和Reed-Solomon码的开销之间关系的解释说明图。
[0038]图18是示例在具有64位宽度的存储器200中的配置参数和Reed-Solomon码的开销之间关系的解释说明图。
[0039]图19是示例在具有128位宽度的存储器200中的配置参数和Reed-Solomon码的开销之间关系的解释说明图。
[0040]图20示例了分成块的具有32位宽度的存储器200的配置示例。
[0041]图21示例了分成块的具有64位宽度的存储器200的配置示例。
[0042]图22示例了分成块的且能部分写入的具有64位宽度的存储器200的配置示例。
[0043]图23是用于说明第二实施例的存储器的错误校正操作的解释说明图。
【具体实施方式】
[0044]1.实施例的概要
[0045]首先，将描述本申请中公开的代表性实施例的概要。在代表性实施例的概要描述中引用括号的图中的参考数字仅表示将参考数字指示给部件的概念中包括的部分。
[0046][I]具有地址系统故障屏蔽的可靠的微型计算机
[0047]本申请中公开的代表性实施例涉及一种具有三个以上的处理器(101-1至101-n)和存储装置(200)的且如下配置的微控制器(100)。
[0048]三个以上的处理器能并行地执行相同的处理。
[0049]存储装置具有存储垫(203)、地址选择部(301)、数据输出部(301)和故障恢复部(301,302)。存储垫具有对应于在通过处理器访问时发布的地址的且不是冗余的存储区域。地址选择部基于在通过三个以上的处理器访问时发布的三个以上的地址，选择在存储垫中的存储区域。数据输出单元从由地址选择部选择的存储垫中的存储区域读取数据。故障恢复单元校正或屏蔽在存储垫、地址选择部和数据输出单元中出现的预定数目以下的故障。
[0050]利用该配置，在不使存储垫冗余的情况下，本发明可以提供在故障时也能继续操作的微控制器，因此，同时抑制了芯片面积的增加。因为微控制器具有并行地执行相同的处理的三个以上的处理器，所以即使在处理器中发生故障时，如果故障点的数目等于或小于预定数目，则该故障就会被多数表决等屏蔽，且该操作可以继续进行。即使在包括没进行冗余化的存储垫的整个存储装置中发生故障时，如果故障点的数目等于或小于预定数目，则该故障将用故障恢复单元校正或屏蔽，以使微控制器能继续它的操作。
[0051][2]地址解码器的冗余化
[0052]在项I中，存储垫用每个都由W位构成的L个字的存储区域来配置(W和L是自然数)。地址选择部具有基于输入的地址输出从L个字中选择一个字的选择信号的i个地址解码器(201-1至201-1) (i是自然数)，和向其输入由i个地址解码器提供的选择信号的并从存储垫的L个字中选择一个字的多数逻辑电路(206-1至206-L)。
[0053]利用该配置，本发明可以提供即使在作为存储器的地址系统的地址选择部中出现故障时通过屏蔽该故障(具有地址系统故障屏蔽功能)也能继续操作的微处理器。
[0054][3]数据系统故障屏蔽功能(SECDED)
[0055]在项2中，故障恢复部(210、210a、210b)对从存储垫中读取的数据执行I位错误校正2位错误检测。
[0056]利用该配置，本发明通过SE⑶ED能够提供即使在数据系统中出现故障时通过屏蔽该故障能继续操作的一种具有数据系统故障屏蔽功能的微控制器。
[0057][4]三个处理器
[0058]在项2或3中，微控制器具有第一、第二和第三处理器(101-1、101-2和101_3)作为三个以上的处理器，且第一、第二和第三处理器分别发布了访问存储装置的第一、第二和第三地址。
[0059]微控制器包括比较第一和第二地址的第一比较器(102-1)，和比较第二和第三地址的第二比较器(102-2)。微控制器进一步包括向其提供第一和第三地址的并基于第一和第二比较器的结果向对应的地址解码器(201-1至201-1)提供第一和第三地址中的任何一个地址的i个选择器(201-1至201-1)。
[0060]当第一比较器的比较结果表明第一和第二地址彼此相等时，选择器将向对应的地址解码器提供第一地址。当第一比较器的比较结果表明第一和第二地址彼此不相等且第二比较器的比较结果表明第二和第三地址彼此相等时，选择器将向对应的地址解码器提供第三地址(图5和6)。<