3.3V的转换。
[0060]系统工作过程如下:系统上电后首先把信号调理单元置于小衰减状态，使得电路输出信号幅度增大，后级放大器饱和工作，待多通道D/A单元正常工作后延迟一段时间(几个时钟周期)，信号调理单元衰减增大，使得电路输出信号幅度降低，后级放大器线性工作，系统进入稳定工作状态。系统停止工作前，再次把信号调理单元置于小衰减状态，使得电路输出信号幅度增大，后级放大器饱和工作，确保系统截止时也保持同步状态。图3为本发明提供的高速并行D/A时钟同步装置的工作流程图。
[0061]图4为2GHz时钟信号波形图，其中图4 (a)为2GHz时钟信号只经过射频开关后的波形图，图4(b)为该信号经过本同步装置后的波形图，对应D/A单元初始工作时刻。由图4(b)可以看出，经过本发明的同步装置后，时钟上升时间大幅减少，除了第一个周期幅度较小外，第二个周期信号已经明显达到正常值范围内，这样第一个周期信号在D/A工作频率幅度的门限值以下，从第二个周期开始，各路数据产生系统开始正常工作，同步性得到很好的保证。图4(c)为2GHz信号经过信号调理单元的调整后的波形图，可以看出，时钟信号幅度在信号调理单元的作用下其幅度得到调整而其相位保持连续，也即时钟电路的幅度调整不会影响多通道D/A单元的正常工作。图4(d)为本同步装置差分端口的幅度、相位关系图，由Agilent E8362B矢量网络分析仪测得，由图可以看出，2GHz信号相位相差178.75°，幅度相差0.02dB,非常接近理想值。
[0062]从实施例可以看出本发明的主要特点在于，一是放大单元在射频开关通断瞬间要饱和工作，可以快速放大射频开关过渡时间内时钟信号的幅度，提高上升沿/下降沿的陡峭度，使得时钟信号的幅度在所有D/A —致识别的范围内；第二方面，在信号稳定后要把放大器从饱和态恢复到正常工作态，这样可以提高模拟电路的可靠性，因为非功率型放大器长时间在饱和态下工作，工作电流会大幅上升，影响放大器的寿命和可靠性，为了使整个电路稳定，需要把电路恢复到正常工作状态，此时因为D/A电路已经稳定工作，调整时钟信号幅度对信号产生已经没有影响，图4(c)正说明了这个调整过程；第三，本发明提供的同步装置不仅可以实现多通道数据产生单元的同步，还可以完成信号从单端到差分的转换，使得D/A单元的时钟端口直接接收到较低噪声电平的差分时钟信号。
[0063]本发明中的2N路功分网络，用以把高速时钟分成等幅2 XN路信号，同时完成差分转换功能，即图2中的第二功分器PD2是180°功分，如果D/A转换时钟不是差分模式，则不需要180°功分器，只需要0°功分器即可，对应到图2的电路图上，可以把第二功分器TO2由Min1-circuits公司的180°功分器JYPS-ED11696更换为该公司的0°功分器GP-2Y+。
[0064]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种高速并行D/A时钟同步装置，包括: 信号调理单元，用于调节所述高速并行D/A时钟同步装置的时钟信号的幅度大小，在开关单元的控制状态为接通之前把所述时钟信号的幅度提高至相对于放大单元饱和的程度，待状态稳定后再降低所述时钟信号的幅度，使所述放大单元工作在线性区间； 开关单元，用于控制所述经信号调理单元调节的时钟信号的通断，进而控制所述高速并行D/A时钟同步装置正常工作的起始和截止时刻； 放大单元，用于在所述开关单元的控制状态为接通时把所述经信号调理单元调节的时钟信号输出到合适的电平，并在所述开关单元导通/截止瞬间饱和工作，提高所述开关电路上升沿/下降沿的陡峭度。2.如权利要求1所述的高速并行D/A时钟同步装置，其中所述信号调理单元由压控衰减电路构成。3.如权利要求1所述的高速并行D/A时钟同步装置，其中所述开关单元选用美国M/A-COM公司的SW-311或中国电科集团13所生产的HE-118。4.如权利要求1所述的高速并行D/A时钟同步装置，其中所述高速并行D/A时钟同步装置还包括两路功分网络，用于在将所述高速并行D/A时钟同步装置的时钟信号输入到所述信号调理单元之前，将所述时钟信号等分成两路，一路输入到所述信号调理单元作为D/A工作时钟，另一路输入到FPGA输入端的时钟管理芯片，作为所述FPGA的工作时钟。5.如权利要求1所述的高速并行D/A时钟同步装置，其中所述高速并行D/A时钟同步装置还包括2N路功分网络，用于把所述放大单元输出的时钟信号分成等幅2XN路信号，同时完成单端至差分的转换功能，即这些信号两个一组、每组信号相位相差180°，满足后级多通道D/A单元差分时钟的使用要求。6.如权利要求5所述的高速并行D/A时钟同步装置，其中所述2N路功分网络满足后级多通道D/A单元间有20dB以上的隔离度、且引入足够小插入损耗的要求。7.一种高速并行D/A时钟同步方法，包括以下步骤: 系统上电后通过控制单元调低信号调理单元的控制电压值，提高所述高速并行D/A时钟同步装置的时钟信号的输出幅度至相对于放大单元饱和的程度； 多通道D/A单元开始工作； 延时一定时间，提高所述信号调理单元的控制电压，将所述时钟信号的输出幅度降至使所述放大单元处于线性工作的区域内； 所述放大单元将所述时钟信号输出到2N路功分网络，将所述时钟信号分成等幅2XN路信号，同时完成差分转换功能，即这些信号两个一组、每组信号相位相差180°，满足后级多通道D/A单元差分时钟的使用要求； 判断多通道D/A单元工作是否完成； 在所述多通道D/A单元停止工作指令发出前，先把所述信号调理单元的控制电压值调低，即再次提高信号的输出幅度到使所述放大单元饱和的程度； 所述多通道D/A单元接到系统指令停止工作，系统断电。8.如权利要求7所述的高速并行D/A时钟同步方法，其中所述信号调理单元由压控衰减电路构成。9.如权利要求7所述的高速并行D/A时钟同步方法，其中所述高速并行D/A时钟同步装置的时钟信号在输入到所述信号调理单元之前，被等分成两路，一路输入到所述信号调理单元作为D/A工作时钟，另一路输入到FPGA输入端的时钟管理芯片，作为所述FPGA的工作时钟。10.如权利要求7所述的高速并行D/A时钟同步方法，其中所述将时钟信号分成等幅2XN路信号的步骤中，还满足后级多通道D/A单元间有20dB以上的隔离度、且引入足够小插入损耗的要求。
【专利摘要】一种高速并行D/A时钟同步装置，包括信号调理单元，用于调节时钟信号的幅度大小，在开关单元接通前把时钟信号幅度提高至放大单元饱和的程度，待状态稳定后再降低幅度，使所述放大单元工作在线性区间，以及开关单元和放大单元。以及一种高速并行D/A时钟同步方法。本发明的装置和方法可以把多通道信号产生系统的同步性只集中在射频开关的通断上，将开关通断瞬间的过渡时间大幅压缩，消除D/A转换起始时刻时钟抖动带来的误差影响，具有良好的稳定性和可靠性；另一方面利用射频电路噪声小的特性，完成高速时钟信号从单端到差分的低噪声转换，可以满足电路差分信号使用要求。
【IPC分类】G05B19/042
【公开号】CN105094014
【申请号】CN201510459191
【发明人】郭征, 王岩飞, 李和平, 朱建光, 周以国, 赵风华
【申请人】中国科学院电子学研究所
【公开日】2015年11月25日
【申请日】2015年7月30日