高电源抑制比高稳定性的电流源的制作方法
【技术领域】
[0001]本实用新型涉及电流源，尤其涉及到高电源抑制比高稳定性的电流源。
【背景技术】
[0002]为了能够减少电源电压对电流源的影响以及提高输出电流的稳定性，设计了高电源抑制比高稳定性的电流源。
【发明内容】
[0003]本实用新型旨在提供一种高电源抑制比高稳定性的电流源。
[0004]高电源抑制比高稳定性的电流源，包括第一电阻、第一 NPN管、第二 NPN管、第二电阻、第三NPN管、第一 PMOS管、第三电阻、第四电阻、第四NPN管、第五电阻、第五NPN管、第六电阻、第六NPN管、第二 PMOS管、第三PMOS管、第四PMOS管、第七NPN管、第一电容和第二电容:
[0005]所述第一电阻的一端接电源电压VCC，另一端接所述第一 NPN管的基极和集电极和所述第三NPN管的基极；
[0006]所述第一 NPN管的基极和集电极接在一起再接所述第一电阻的一端和所述第三NPN管的基极，发射极接所述第二 NPN管的基极和集电极；
[0007]所述第二 NPN管的基极和集电极接在一起再接所述第一 NPN管的发射极，发射极接地；
[0008]所述第二电阻的一端接电源电压VCC，另一端接所述第三NPN管的集电极；
[0009]所述第三NPN管的基极接第一电阻的一端和所述第一 NPN管的基极和集电极，集电极接所述第二电阻的一端，发射极接所述第三电阻的一端和所述第一 PMOS管的漏极；
[0010]所述第一 PMOS管的栅极接所述第二 PMOS管的栅极和漏极和所述第六NPN管的集电极和所述第一电容的一端，漏极接所述第三NPN管的发射极和所述第三电阻的一端，源极接所述第四PMOS管的栅极和漏极和所述第三PMOS管的栅极；
[0011 ] 所述第三电阻的一端接所述第三NPN管的发射极和所述第一 PMOS管的漏极，另一端接所述第四电阻的一端和所述第五电阻的一端；
[0012]所述第四电阻的一端接所述第三电阻的一端和所述第五电阻的一端，另一端接所述第四NPN管的基极和集电极和所述第五NPN管的基极；
[0013]所述第四NPN管的基极和集电极接在一起再接所述第四电阻的一端和所述第五NPN管的基极，发射极接地；
[0014]所述第五电阻的一端接所述第三电阻的一端和所述第四电阻的一端，另一端接所述第五NPN管的集电极和所述第六NPN管的基极和和所述第七NPN管的基极和所述第一电容的一端和所述第二电容的一端；
[0015]所述第五NPN管的基极接所述第四电阻的一端和所述第四NPN管的基极和集电极，集电极接所述第五电阻的一端和所述第六NPN管的基极和所述第七NPN管的基极和所述第一电容的一端和所述第二电容的一端，发射极接所述第六电阻的一端；
[0016]所述第六电阻的一端接所述第五NPN管的发射极，另一端接地；
[0017]所述第六NPN管的基极接所述第五电阻的一端和所述第五NPN管的集电极和所述第七NPN管的基极和所述第一电容的一端和所述第二电容的一端，集电极接所述第一 PMOS管的栅极和所述第二 PMOS管的栅极和漏极和所述第一电容的一端，发射极接地；
[0018]所述第二 PMOS管的栅极和漏极接在一起再接所述第一 PMOS管的栅极和所述第六NPN管的集电极和所述第一电容的一端，源极接所述第三PMOS管的漏极；
[0019]所述第三PMOS管的栅极接所述第一 PMOS管的源极和所述第四PMOS管的栅极和漏极，漏极接所述第二 PMOS管的源极，源极电源电压VCC ;
[0020]所述第四PMOS管的栅极和漏极接在一起再接所述第一 PMOS管的源极和所述第三PMOS管的栅极，源极接电源电压VCC ；
[0021 ] 所述第七NPN管的基极接所述第五电阻的一端和所述第五NPN管的集电极和所述第一电容的一端和所述第二电容的一端和所述第六NPN管的基极，集电极接所述第二电容的一端并作为电流输出端10UT，发射极接地；
[0022]所述第一电容的一端接所述第五电阻的一端和所述第五NPN管的集电极和所述第六NPN管的基极和所述第七NPN管的基极和所述第二电容的一端，另一端接所述第一PMOS管的栅极和所述第二 PMOS管的栅极和漏极和所述第六NPN管的集电极；
[0023]所述第二电容的一端接所述第五电阻的一端和所述第五NPN管的集电极和所述第六NPN管的基极和所述第七NPN管的基极和所述第一电容的一端，另一端接所述第七NPN管的集电极并作为电流输出端10UT。
[0024]所述第一电阻、所述第一 NPN管、所述第二 NPN管、所述第二电阻、所述第三NPN管构成启动电路，从电源电压VCC依次第一电阻、所述第一 NPN管、所述第二 NPN管形成电流，然后通过所述第一 NPN管镜像给所述第三NPN管；所述第四电阻、所述第四NPN管、所述第五电阻、所述第五NPN管、所述第六电阻构成基准电压源的核心部分；启动电路提供启动电流后，电压基准源正常工作后，由于所述第三NPN管的发射极电压升高，所述第三NPN管的发射极就不会有电流流出，所述第六NPN管和所述第二 PMOS管构成电压基准源正常工作后反馈到基准电压源核心部分的工作电流，通过所述第二 PMOS管镜像给所述第一 PMOS管，同时这一工作电流通过所述第七NPN管的基极和所述第六NPN管的基极接在一起，输出电流1UT可以通过调整所述第七NPN管和所述第六NPN管的发射极面积比进行调整；所述第三PMOS管和所述第四PMOS管是为了减少电源电压VCC分别对所述第二 PMOS管和所述第一PMOS管的影响，也即是提高了基准电压源的电源抑制比；所述第一电容是为了调整整个基准电压源的频率补偿，使得环路更稳定；所述第二电容是为了进一步调整所述第七NPN管所在的结点处的频率补偿。
【附图说明】
[0025]图1为本实用新型的高电源抑制比高稳定性的电流源的电路图。
【具体实施方式】
[0026]以下结合附图对本【实用新型内容】进一步说明。
[0027]高电源抑制比高稳定性的电流源，如图1所示，包括第一电阻101、第一 NPN管102、第二 NPN管103、第二电阻104、第三NPN管105、第一 PMOS管106、第三电阻107、第四电阻108、第四NPN管109、第五电阻110、第五NPN管111、第六电阻112、第六NPN管113、第二 PMOS管114、第三PMOS管115、第四PMOS管116、第七NPN管117、第一电容118和第二电容119:
[0028]所述第一电阻101的一端接电源电压VCC，另一端接所述第一 NPN管102的基极和集电极和所述第三NPN管105的基极；
[0029]所述第一 NPN管102的基极和集电极接在一起再接所述第一电阻101的一端和所述第三NPN管105的基极，发射极接所述第二 NPN管103的基极和集电极；
[0030]所述第二 NPN管103的基极和集电极接在一起再接所述第一 NPN管102的发射极，发射极接地；
[0031]所述第二电阻104的一端接电源电压VCC，另一端接所述第三NPN管105的集电极；
[0032]所述第三NPN管105的基极接第一电阻101的一端和所述第一 NPN管102的基极和集电极，集电极接所述第二电阻104的一端，发射极接所述第三电阻107的一端和所述第一PMOS管106的漏极；
[0033]所述第一 PMOS管106的栅极接所述第二 PMOS管114的栅极和漏极和所述第六NPN管113的集电极和所述第一电容118的一端，漏极接所述第三NPN管105的发射极和所述第三电阻107的一端，源极接所述第四PMOS管116的栅极和漏极和所述第三PMOS管115的栅极；
[0034]所述第三电阻107的一端接所述第三NPN管105的发射极和所述第一 PMOS管106的漏极，另一端接所述第四电阻108的一端和所述第五电阻110的一端；
[0035]所述第四电阻108的一端接所述第三电阻107的一端和所述第五电阻110的一端，另一端接所述第四NPN管109的基极和集电极和所述第五NPN管111的基极；
[0036]所述第四NPN管109的基极和集电极接在一起再接所述第四电阻108的一端和所述第五NPN管111的基极，发射极接地；
[0037]所述第五电阻110的一端接所述第三电阻107的一端和所述第四电阻108的一端，另一端接所述第五NPN管111的集电极和所述第六NPN管113的基