随机数发生电路及包括其的半导体系统的制作方法

本申请要求2015年7月14日向韩国知识产权局提交的申请号为10-2015-0099862的韩国申请的优先权，其通过引用整体合并于此。

技术领域

各种实施例总体涉及一种半导体电路，更具体地，涉及一种随机数发生电路及包括该随机数发生电路的半导体系统。

背景技术：

半导体电路(例如，诸如DRAM的半导体存储器)可以以诸如系统级封装、多芯片封装或片上系统的半导体系统的类型来使用。在半导体系统中，半导体电路可以选择性地与各种半导体器件(诸如图形芯片、语音芯片或/和微处理器)耦接。

在这种半导体系统中，对数据通信加密的需求已经增大，从而需要随机且不可预知的任意数(即，随机数)以用于加密算法。

技术实现要素：

在一个实施例中，可以提供一种随机数发生电路。该随机数发生电路可以包括：存储块；以及熔丝块，被配置为将来自存储块的存储单元阵列的故障存储单元的地址储存作为修复地址，以及通过将修复地址与从外部输入的正常地址相比较来产生匹配信号。该随机数发生电路可以包括：寄存器，被配置为通过锁存正常地址之中的与匹配信号的激活定时相对应的地址来输出真随机数。

在一个实施例中，可以提供一种半导体系统。该半导体系统可以包括：衬底；以及半导体存储器，设置在衬底之上的第一区域中，并且被配置为通过使用故障存储单元的地址值来产生真随机数。该半导体系统可以包括：处理器，设置在衬底之上的第二区域中，并且被配置为通过使用真随机数来执行封装体内部的数据加密通信或与位于封装体外部的主机的数据加密通信。

该半导体存储器可以包括逻辑芯片以及顺序地层叠在逻辑芯片之上的多个存储芯片。逻辑芯片与多个存储芯片可以通过穿通通孔电耦接，并且多个存储芯片中的任意一个存储芯片可以产生真随机值，并且通过穿通通孔将产生的真随机值传输至逻辑芯片。

在一个实施例中，可以提供一种半导体系统。该半导体系统可以包括衬底。该半导体系统可以包括：半导体存储器，设置在衬底之上的第一区域中，并且包括逻辑芯片以及层叠在逻辑芯片之上的多个存储芯片。该半导体系统可以包括：处理器，设置在衬底之上的第二区域中，并且被配置为通过使用真随机数来执行封装体内部的数据加密通信或与封装体外部的主机的数据加密通信。多个存储芯片中的任意一个存储芯片可以将匹配信号提供给逻辑芯片，所述匹配信号通过将修复地址与从半导体存储器的外部输入的正常地址相比较而产生。逻辑芯片可以被配置为通过锁存正常地址之中的与匹配信号相对应的地址来输出真随机数。

在一个实施例中，可以提供一种随机数发生电路。该随机数发生电路可以包括：存储块，包括存储单元阵列；以及熔丝块，被配置为将来自存储单元阵列的故障存储单元的地址储存作为修复地址。该随机数发生电路可以包括：寄存器，被配置为将修复地址的值输出作为真随机数。

附图说明

图1是图示根据一个实施例的包括随机数发生电路的半导体存储器100的配置的示例代表的示图。

图2是根据一个实施例的用来辅助解释随机数发生电路的操作的时序图的示例代表。

图3是图示根据一个实施例的半导体系统400的配置的示例代表的示图。

图4是图示根据一个实施例的半导体系统402的配置的示例代表的示图。

具体实施方式

在下文中，将在下面通过实施例的各种示例而参照附图来描述随机数发生电路及包括其的半导体系统。

各种实施例可以针对一种能够在不使用单独的随机数发生器的情况下自身产生随机数的随机数发生电路及包括其和/或使用其的半导体系统。

根据各种实施例，可以实现使用半导体存储器而无单独的随机数发生器的具有随机数发生功能的半导体系统，且与内部系统或/和外部系统的加密数据通信是可能的。

参见图1，半导体存储器100可以包括根据一个实施例的随机数发生电路。随机数发生电路可以包括存储块101、熔丝块102、寄存器104、修复快105和数据输入/输出单 元106。在一个实施例中，半导体存储器100可以包括存储块101、熔丝块102、寄存器104、修复快105和数据输入/输出单元106。

存储块101可以包括存储单元阵列以及用于将数据写入存储单元阵列中以及从存储单元阵列读出数据的驱动器和感测放大器。

熔丝块102可以将存储块101的存储单元阵列中的在其中已经出现故障的存储单元的地址储存作为修复地址REP_ADD。

熔丝块102可以根据使能信号EN来将修复地址REP_ADD与从半导体存储器100的外部输入的正常地址ADD相比较，并在修复地址REP_ADD与正常地址ADD匹配时产生匹配信号HIT。

修复块105可以根据匹配信号HIT来执行用于用冗余存储单元代替存储块101的存储单元阵列中的在其中已经出现故障的存储单元的操作。

寄存器104可以通过锁存从外部输入的正常地址ADD之中的与匹配信号HIT的激活定时相对应的地址来输出真随机数(true random number)TRN。

就此而言，存储块101的存储单元阵列中的存储单元的故障不根据预定规则来出现，而是随机出现。

因此，由于在其中出现故障的存储单元的地址(即，修复地址REP_ADD)也具有随机特性，因此在一个实施例中，修复地址REP_ADD的值可以用作真随机数TRN。

数据输入/输出单元106可以执行处理存储块101的输入/输出数据的操作。

数据输入/输出单元106可以通过数据输入/输出单元106的输入/输出端子(例如，DQ)来将从寄存器104输出的真随机数TRN输出至半导体存储器100的外部。

数据输入/输出单元106可以通过将存储块101的输出数据和真随机数TRN编码来执行输出数据加密。

数据输入/输出单元106可以通过使用真随机数TRN来解码从外部通过加密而输入的数据。

虽然未图示，但是数据输入/输出单元106可以包括输入/输出端子、用于编码输出数据的编码器或/和用于解码输入数据的解码器。

下面将参照图2来描述根据一个实施例的半导体存储器100的真随机数发生操作。

可以从外部输入为不同值(诸如，A0、A1、A2和A3)的正常地址ADD。

将至少一个修复地址REP_ADD储存在熔丝块102中。例如，修复地址REP_ADD可以具有值A1。

当使能信号EN被激活时，执行熔丝块102的操作，以及当与修复地址REP_ADD具有相同的值A1的正常地址ADD被输入时，可以产生匹配信号HIT。

寄存器104可以将与匹配信号HIT产生处的定时相对应的具有值A1的正常地址ADD储存作为真随机数TRN，以及可以将真随机数TRN提供给数据输入/输出单元106。

如图3中所示，根据一个实施例的半导体系统400可以包括衬底700、层叠半导体存储器600和处理器500。

半导体系统400可以以系统级封装、多芯片封装或片上系统的类型来实现，以及可以以包括多个封装体的堆叠封装(package-on-package)来实现。

衬底700可以在处理器500与层叠半导体存储器600之间提供用于流畅数据通信的信号路径，且可以包括额外的用于提供信号路径的逻辑电路以及用于测试的逻辑电路。

衬底700可以以各种类型(诸如，插入器和PCB(印刷电路板))来实现。由衬底700提供的信号路径可以包括电耦接路径，诸如，金属层或穿通硅通孔。

衬底700可以通过封装球(package ball)800(诸如，例如但不限于：球栅阵列、凸球(bump ball)和C4凸块(bump))来与外部设备电耦接。外部设备可以是被配置为通过与半导体系统400电耦接来操作的主机401。

衬底700可以通过微凸块900来与处理器500和层叠半导体存储器600电耦接。

处理器500可以通过系统总线(未图示)和衬底700来与主机401通信，且可以执行主机401所需的各种计算操作。

处理器500可以包括，例如但不限于，中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)和数字信号处理器(DSP)之中的至少一种。

处理器500可以以片上系统、系统级封装以及在其中组合了具有各种功能的处理器芯片(诸如，应用处理器(AP))的堆叠封装的类型来实现。

处理器500可以通过存储器控制器510来访问层叠半导体存储器600。

在存储器控制器510的物理层PHY 520与层叠半导体存储器600的物理层PHY 611之间交换的信号可以根据他们之间的接口来转换。

虽然图3图示了在其中存储器控制器510设置在处理器500中的示例，但是要注意的是，根据情况而定，存储器控制器510可以单独地设置在处理器500的外部。

存储器控制器510可以被层叠为层叠半导体存储器600的任意一个芯片(基底芯片或逻辑芯片)。

存储器控制器510可以通过与层叠半导体存储器600和处理器500分开来单独地层叠在衬底700上。

存储器控制器510可以将命令、地址、时钟和数据提供至层叠半导体存储器600以控制层叠半导体存储器，以及可以接收从层叠半导体存储器600输出的数据。

物理层520和611可以是接口电路，该接口电路将从处理器500或存储器控制器510传输来的信号转换为适用于层叠半导体存储器600的信号并且输出转换的信号，或者该接口电路将从层叠半导体存储器600传输来的信号转换为适用于处理器500或存储器控制器510的信号。

层叠半导体存储器600可以是包括多个层叠芯片的层叠存储器件。

层叠半导体存储器600可以包括逻辑芯片610以及顺序地层叠在逻辑芯片610上的多个存储芯片621至623。

逻辑芯片610和多个存储芯片621至623可以通过穿通硅通孔TSV和微凸块900电耦接。

逻辑芯片610可以在存储器控制器510与多个存储芯片621至623之间中继(relay)信号和数据传输。

逻辑芯片610可以包括物理层611、测试电路612和相关修复电路(未图示)。

物理层611可以接收通过处理器500或存储器控制器510和物理层520而传输来的信号和数据，且可以将从多个储存芯片621至623输出的信号和数据放大，并将放大的信号和数据传输至物理层520。

测试电路612可以通过与处理器500或存储器控制器510电耦接来执行针对多个存储芯片621至623的测试，或者可以通过与主机401(例如，测试设备)电耦接来执行 针对多个存储芯片621至623的测试。此外，测试电路612可以执行针对层叠半导体存储器600的独立测试。

测试电路612可以包括可以执行与处于芯片级和封装级的多个存储芯片621至623以及逻辑芯片610相关联的测试的电路。

测试电路612可以包括各种存储器相关测试电路，诸如例如但不限于，内建自测试电路、自修复电路和自应力电路。

测试电路612可以执行，例如但不限于，穿通通孔或微凸块的测试、边界扫描测试、老化应力测试、数据输入/输出测试和数据压缩测试等。

测试电路612可以包括修复逻辑，修复逻辑用冗余存储单元代替故障存储单元。

多个存储芯片621至623可以分别具有用于储存通过逻辑芯片610从处理器500或存储器控制器510传输来的数据的数据储存空间。

多个存储芯片621至623还可以包括用于执行与逻辑芯片610的测试电路612关联的测试的逻辑电路。

多个存储芯片621至623中的任意一个或全部可以以与以上参照图1而描述的半导体存储器100相同的方式来配置。

由多个存储芯片621至623之中的任意一个存储芯片(例如，存储芯片621)产生的真随机数TRN可以通过穿通通孔TSV而被传输至逻辑芯片610。

逻辑芯片610可以通过物理层611而将从存储芯片621传输来的真随机数TRN传输至处理器500。

处理器500可以通过使用经由其物理层520而接收到的真随机数TRN来执行内部数据加密通信或与主机401的数据加密通信。

在一个实施例中，存储芯片621可以经由穿通通孔TSV来将自身通过使用真随机数TRN而直接加密的加密数据传输至逻辑芯片610，而不是将自身产生的真随机数TRN传输至逻辑芯片610。

逻辑芯片610可以通过物理层611来将从存储芯片621传输来的加密数据传输至处理器500。

虽然以上的描述说明了用于通过存储芯片621直接执行数据加密的方法的示例，但 是可以设想存储芯片621将真随机数TRN传输至逻辑芯片610且逻辑芯片610通过使用该真随机数TRN来产生加密数据。

如果故障超出修复极限，则可能不能使用对应的存储芯片。

然而，在一个实施例中，已经超出修复极限的存储芯片可以用作随机数发生芯片。

包括多个存储芯片和处理器的半导体系统(诸如，系统级封装、多芯片封装或片上系统)可以包括单独的随机数发生芯片。

在一个实施例中，由于存储芯片自身具有随机数发生功能，则不需要单独的随机数发生芯片。

如图4中所示，根据一个实施例的半导体系统402可以包括衬底700、层叠半导体存储器601和处理器500。

在根据其他实施例的半导体系统402中，除层叠半导体存储器601之外的剩余组件可以以与以上参照图3而描述的半导体系统400的组件相同的方式来配置。

因此，本文中将省略针对除层叠半导体存储器601之外的剩余组件的描述。

层叠半导体存储器601可以是包括多个层叠芯片的层叠存储器件。

层叠半导体存储器601可以包括逻辑芯片630以及顺序地层叠在逻辑芯片630上的多个存储芯片641至643。

逻辑芯片630与多个存储芯片641至643可以通过穿通通孔TSV和微凸块900来电耦接。

逻辑芯片630可以在存储器控制器510与多个存储芯片641至643之间中继信号和数据传输。

逻辑芯片630可以包括物理层631、测试电路612、寄存器632和相关修复电路(未图示)。

物理层631可以接收通过处理器500或存储器控制器510和物理层520而传输来的信号和数据，且可以将从多个存储芯片641至643输出的信号和数据放大，并将放大的信号和数据传送至物理层520。

测试电路612可以以与以上参照图3而描述的半导体系统400的测试电路612基本 上相同的方式来配置。因此，本文中将省略对应的描述。

多个存储芯片641至643可以分别具有用于储存经由逻辑芯片630从处理器500或存储器控制器510传输来的数据的数据储存空间。

多个存储芯片641至643还可以包括用于执行与逻辑芯片630的测试电路612相关的测试的逻辑电路。

多个存储芯片641至643中的一个或更多个可以以与从以上参照图1而描述的半导体存储器100的配置中除去寄存器104而得到的配置基本上相同的方式来配置。

多个存储芯片641至643之中的任意一个存储芯片(例如，存储芯片641)的熔丝块可以通过穿通通孔TSV而将在修复地址REP_ADD与从外部输入的正常地址ADD彼此匹配的示例中产生的匹配信号HIT传输至逻辑芯片630。

逻辑芯片630可以包括寄存器632。寄存器632可以与以上参照图1而描述的半导体存储器100的寄存器104扮演基本上相同的角色。

通过使用寄存器632，逻辑芯片630可以通过锁存在从外部输入的正常地址ADD之中的与匹配信号HIT的激活定时相对应的地址来输出真随机数TRN。

由于逻辑芯片630扮演使层叠半导体存储器601与外部接口的角色，因此数据、地址ADD等可以从主机401或处理器500而被提供给逻辑芯片630。

因此，逻辑芯片630可以通过物理层631而将真随机数TRN传输至处理器500。

处理器500可以通过使用经由其物理层520而接收到的真随机数TRN来执行内部加密通信或与主机401的数据加密通信。

包括多个存储芯片和处理器的半导体系统(诸如，系统级封装、多芯片封装或片上系统)可以包括单独的随机数发生芯片。

在一个实施例中，由于层叠半导体存储器601自身具有随机数发生功能，因此不需要单独的随机数发生芯片。

虽然以上已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅为示例。因此，本文中描述的随机数发生电路以及使用其的半导体系统不应当基于描述的实施例而受到限制。

通过以上实施例可以看出，本申请提供了以下技术方案。

技术方案1.一种随机数发生电路，包括：

存储块；

熔丝块，被配置为将来自存储块的存储单元阵列的故障存储单元的地址储存作为修复地址，以及通过将修复地址与从外部输入的正常地址相比较来产生匹配信号；以及

寄存器，被配置为通过锁存正常地址之中的与匹配信号的激活定时相对应的地址来输出真随机数。

技术方案2.根据技术方案1所述的随机数发生电路，还包括：

修复处理块，被配置为根据匹配信号而用冗余存储单元来代替存储块的存储单元阵列中的故障存储单元。

技术方案3.根据技术方案1所述的随机数发生电路，还包括：

数据输入/输出单元，被配置为处理存储块的输入/输出数据，并且通过输入/输出端子来将真随机数输出至半导体存储器的外部，

其中，随机数发生电路被包括在半导体存储器中。

技术方案4.根据技术方案1所述的随机数发生电路，还包括：

数据输入/输出单元，被配置为通过将存储块的输出数据和真随机数编码来执行输出数据加密。

技术方案5.根据技术方案1所述的随机数发生电路，还包括：

数据输入/输出单元，被配置为通过使用真随机数来将从外部通过加密而输入的数据解码。

技术方案6.根据技术方案1所述的随机数发生电路，其中，在由熔丝块接收到被激活的使能信号期间，熔丝块响应于与修复地址具有相同值的正常地址来产生匹配信号。

技术方案7.一种半导体系统，包括：

衬底；

半导体存储器，设置在衬底之上的第一区域中，并且被配置为通过使用故障存储单元的地址值来产生真随机数；以及

处理器，设置在衬底之上的第二区域中，并且被配置为使用真随机数来执行封装体内部的数据加密通信或与位于封装体外部的主机的数据加密通信。

技术方案8.根据技术方案7所述的半导体系统，其中，半导体存储器包括层叠在其中的一个或更多个存储芯片。

技术方案9.根据技术方案7所述的半导体系统，

其中，半导体存储器包括层叠在其中的一个或更多个存储芯片，以及

其中，每个存储芯片包括：

存储块；

熔丝块，被配置为将来自存储块的存储单元阵列的故障存储单元的地址储存作为修复地址，以及通过将修复地址与从外部输入的正常地址相比较来产生匹配信号；以及

寄存器，被配置为通过锁存正常地址之中的与匹配信号的激活定时相对应的地址来输出真随机数。

技术方案10.根据技术方案9所述的半导体系统，每个存储芯片还包括：

修复处理块，被配置为根据匹配信号而用冗余存储单元来代替存储块的存储单元阵列中的故障存储单元。

技术方案11.根据技术方案9所述的半导体系统，每个存储芯片还包括：

数据输入/输出单元，被配置为处理存储块的输入/输出数据，并且通过输入/输出端子来将真随机数输出至半导体存储器的外部。

技术方案12.根据技术方案9所述的半导体系统，每个存储芯片还包括：

数据输入/输出单元，被配置为通过将存储块的输出数据和真随机数编码来执行输出数据加密。

技术方案13.根据技术方案9所述的半导体系统，每个存储芯片还包括：

数据输入/输出单元，被配置为通过使用真随机数来将从半导体存储器的外部通过加密而输入的数据解码。

技术方案14.根据技术方案9所述的半导体系统，其中，在由熔丝块接收到的被激活的使能信号期间，熔丝块响应于与修复地址具有相同值的正常地址来产生匹配信号。

技术方案15.根据技术方案7所述的半导体系统，

其中，半导体存储器包括逻辑芯片以及顺序地层叠在逻辑芯片之上的多个存储芯片，

其中，逻辑芯片与所述多个存储芯片通过穿通通孔电耦接，以及

其中，所述多个存储芯片中的任意一个存储芯片产生真随机数，并且通过穿通通孔而将产生的真随机数传输至逻辑芯片。

技术方案16.一种半导体系统，包括：

衬底；

半导体存储器，设置在衬底之上的第一区域中，并且包括逻辑芯片以及层叠在逻辑芯片之上的多个存储芯片；以及

处理器，设置在衬底之上的第二区域中，并且被配置为通过使用真随机数来执行封装体内部的数据加密通信或与封装体外部的主机的数据加密通信，

其中，所述多个存储芯片中的任意一个存储芯片将匹配信号提供给逻辑芯片，所述匹配信号通过将修复地址与从半导体存储器的外部输入的正常地址相比较而产生，以及

其中，逻辑芯片被配置为通过锁存正常地址之中的与匹配信号相对应的地址来输出真随机数。

技术方案17.根据技术方案16所述的半导体系统，其中，每个存储芯片包括：

存储块；以及

熔丝块，被配置为将存储块的存储单元阵列中的故障存储单元的地址储存作为修复地址，以及通过将修复地址与正常地址相比较来产生匹配信号。

技术方案18.根据技术方案17所述的半导体系统，其中，在由熔丝块接收到被激活的使能信号期间，熔丝块响应于与修复地址具有相同值的正常地址来产生匹配信号。

技术方案19.根据技术方案17所述的半导体系统，其中，每个存储芯片还包括：

修复处理块，被配置为根据匹配信号而用冗余存储单元来代替故障存储单元。

技术方案20.根据技术方案16所述的半导体系统，

其中，逻辑芯片与所述多个存储芯片通过穿通通孔电耦接，以及

其中，所述多个存储芯片中的任意一个存储芯片产生匹配信号，并且通过穿通通孔而将产生的匹配信号传输至逻辑芯片。

技术方案21.一种随机数发生电路，包括：

存储块，包括存储单元阵列；

熔丝块，被配置为将来自存储单元阵列的故障存储单元的地址储存作为修复地址；以及

寄存器，被配置为将修复地址的值输出作为真随机数。

技术方案22.根据技术方案21所述的随机数发生电路，

其中，熔丝块通过将修复地址与正常地址相比较来产生匹配信号，以及

其中，寄存器通过锁存正常地址之中的与匹配信号的激活定时相对应的地址来输出真随机数据。

技术方案23.根据技术方案22所述的随机数发生电路，其中，熔丝块通过将修复地址与从随机数发生电路的外部输入的正常地址相比较来产生匹配信号。

技术方案24.根据技术方案23所述的随机数发生电路，其中，在由熔丝块接收到被激活的使能信号期间，熔丝块响应于与修复地址具有相同值的正常地址来产生匹配信号。

技术方案25.根据技术方案22所述的随机数发生电路，还包括：

修复处理块，被配置为根据匹配信号而用冗余存储单元来代替存储块的存储单元阵列中的故障存储单元。