从源同步接口接收的控制设备中的校准的制作方法

本公开内容的例子总体涉及电子电路，更具体地，涉及在从源同步接口进行接收的控制设备中的校准。

背景技术：

同步动态随机存取存储器(sdram)(诸如双倍数据速率(ddr)sdram存储器)由于它们的性能和密度而受到欢迎。为了减少存储器芯片的面积，控制这些器件的大量重任就落到了存储器控制设备上。这些存储器控制设备可以存在于微处理器、专用集成电路(asic)、现场可编程门阵列(fpga)器件等等上，或者替换地，可以存在于仅仅专用于控制sdram存储器的器件上。sdram存储器包括与数据总线并联的、提供源时钟的源同步接口。

当从源同步接口进行接收时，在数据总线上的偏移和在源时钟与数据总线之间的偏移对于稳定的数据获取提出挑战。这样的偏移会减小用于源时钟对采样数据总线的数据眼的有效的尺寸。补偿偏移的一种技术涉及试图在控制设备的实施期间内匹配数据和时钟路径的延时。然而，这样的技术受到片上变化(on-chipvariation,ocv)的影响，无论采用何种设计，这都会造成数据和时钟路径的延时的变化。而且，这样的技术受限于特定的电压和温度(vt)点。由于在设备工作期间vt点的变化，因此无论采用何种设计，数据和时钟路径的延时都会发生变化。

技术实现要素：

本公开描述了用于从源同步接口接收的控制设备中的校准的技术。在一个例子中，提供了用于从具有数据总线和源时钟的源同步接口接收的控制设备。所述控制设备包括数据路径、时钟路径、多路复用电路和校准单元。数据路径包括数据延时单元，其被耦接到采样电路的数据输入。时钟路径包括时钟延时单元，其被耦接到采样电路的时钟输入。多路复用电路用来选择地将参考时钟或数据总线耦接到数据延时单元的输入，并且选择地将参考时钟或源时钟耦接到时钟延时单元的输入。校准单元被耦接到采样电路的数据输出。校准单元可操作为根据采样电路的数据输出调节数据延时单元和时钟延时单元的延时值，以确定和保持数据路径与时钟路径之间的相对延时。

可选地，校准单元可操作为控制多路复用电路，以在第一模式下将参考时钟耦接到数据延时单元和时钟延时单元的输入，以及在第二模式下将数据总线耦接到数据延时单元的输入并将源时钟耦接到时钟延时单元的输入。

可选地，在第一模式下，校准单元调节数据延时单元和时钟延时单元的延时值，以对准数据路径和时钟路径上的信号，以及将时钟延时单元的输出移位90度。

可选地，在第一模式下，校准单元调节数据延时单元和时钟延时单元的延时值，以对准数据路径和时钟路径上的信号，以及在第二模式下，校准单元调节数据延时单元和时钟延时单元的延时值，以使得源时钟处在数据总线的数据眼的中心。

可选地，数据总线可包括多个数据信号，以及数据延时单元包括与多个数据信号分别相关联的多个数字延时线。

可选地，在第一模式时，校准单元调节多个数字延时线的抽头值，以对准多个数据信号。

可选地，控制设备还可以包括主延时单元，其具有被耦接为接收参考时钟的输入，和被耦接为按照主延时单元的输出对参考时钟进行采样的触发器。校准单元可以被耦接到触发器的数据输出，并且校准单元可操作为对准主延时单元的输出与参考时钟，确定主延时单元的输出与参考时钟之间的主相对延时，以及调节主延时单元的延时值以保持主相对延时。

可选地，校准单元可操作为通过调节数据延时单元和时钟延时单元的延时值来保持主延时单元的延时值相对于数据延时单元和时钟延时单元的延时值的比值，从而保持在数据路径与时钟路径之间的相对延时。

可选地，控制设备还可以包括固定延时电路，其具有被耦接为接收参考时钟的输入和被耦接到触发器的数据输入的输出。

可选地，源同步接口包括同步动态随机存取存储器(sdram)接口，并且其中控制设备被布置在被耦接到具有sdram接口的sdram系统的集成电路(ic)中。

在另一个例子中，系统包括被耦接到存储器控制设备的同步动态随机存取存储器(sdram)系统。sdram系统包括数据总线和源时钟。存储器控制设备包括采样电路、数据延时单元、时钟延时单元、多路复用电路和校准单元。数据延时单元被耦接到采样电路的数据输入。时钟延时单元被耦接到采样电路的时钟输入。多路复用电路可操作为选择地将参考时钟或数据总线耦接到数据延时单元的输入，和选择地将参考时钟或源时钟耦接到时钟延时单元的输入。校准单元被耦接到采样电路的数据输出。校准单元可操作为根据采样电路的数据输出调节数据延时单元和时钟延时单元的延时值，以便确定和保持在数据延时单元和时钟延时单元的输出之间的相对延时。

可选地，校准单元可操作为控制多路复用电路，在第一模式下将参考时钟耦接到数据延时单元和时钟延时单元的输入，以及在第一模式下，调节数据延时单元和时钟延时单元的延时值以对准数据延时单元和时钟延时单元的输出并且将时钟延时单元的输出移位90度。

可选地，校准单元可操作为控制多路复用电路，在第一模式下将参考时钟耦接到数据延时单元和时钟延时单元的输入，以及在第一模式下调节数据延时单元和时钟延时单元的延时值以用于信号对准。校准单元还可操作为控制多路复用电路，在第二模式下将数据总线耦接到数据延时单元的输入和将源时钟耦接到时钟延时单元的输入，以及在第二模式下，调节数据延时单元和时钟延时单元的延时值以使得源时钟处在数据总线的数据眼的中心。

可选地，数据总线还可以包括多个数据信号，其中数据延时单元包括与多个数据信号分别相关联的多个数字延时线。而在第一模式时，校准单元可以用来调节多个数字延时线的抽头值，以便对准多个数据信号。

可选地，存储器控制设备还可以包括主延时单元，其具有被耦接为接收参考时钟的输入和被耦接为根据主延时单元的输出对参考时钟进行采样的触发器。校准单元可被耦接到触发器的数据输出，以及校准单元可操作为：对准主延时单元的输出与参考时钟；确定主延时单元的输出与参考时钟之间的主相对延时和调节主延时单元的延时值，以保持主相对延时；以及通过调节数据延时单元和时钟延时单元的延时值来保持主延时单元的延时值相对于数据延时单元和时钟延时单元的延时值的比值，从而保持在数据路径与时钟路径之间的相对延时。

在另一个例子中，用于从具有数据总线和源时钟的源同步接口接收的方法包括：将参考时钟耦接到数据路径和时钟路径，数据路径包括被耦接到采样电路的数据输入的数据延时单元，时钟路径包括被耦接到采样电路的时钟输入的时钟延时单元；控制数据延时单元和时钟延时单元，以确定在数据路径与时钟路径之间的相对延时；将数据总线耦接到数据路径并将源时钟耦接到时钟路径；以及控制数据延时单元和时钟延时单元，以保持在数据路径与时钟路径之间的相对延时。

可选地，所述控制数据延时单元和时钟延时单元以确定在数据路径与时钟路径之间的相对延时，可以包括调节数据延时单元和时钟延时单元的延时值，以便对准数据路径和时钟路径上的信号以及使得时钟延时单元的输出移位90度。

可选地，所述控制数据延时单元和时钟延时单元以确定在数据路径与时钟路径之间的相对延时，可以包括调节数据延时单元和时钟延时单元的延时值以便对准数据路径和时钟路径上的信号，将数据总线耦接到数据路径并将源时钟耦接到时钟路径，以及调节数据延时单元和时钟延时单元的延时值，以使得源时钟处在数据总线的数据眼的中心。

可选地，该方法还可以包括将参考时钟耦接到主延时单元，对准主延时单元的输出和参考时钟，控制主延时单元，以确定在主延时单元的输出和参考时钟之间的主相对延时，以及调节主延时单元的延时值，从而保持主相对延时。所述控制数据延时单元和时钟延时单元以保持在数据路径与时钟路径之间的相对延时，可包括调节数据延时单元和时钟延时单元的延时值，以保持主延时单元的延时值相对于数据延时单元和时钟延时单元的延时值的比值。

可选地，源同步接口可包括同步动态随机存取存储器(sdram)接口，以及其中数据路径和时钟路径被布置在被耦接到具有sdram接口的sdram系统的集成电路(ic)中。

通过参考下面的具体实施方式，将可以明白这些和其它方面。

附图说明

因此，通过参考示例性实施方案，可以明白理解以上阐述的特性的方式和在以上被简要概述的、更具体的说明，其中某些说明在附图上显示。然而，应当指出，附图仅仅显示典型的示例性实施方案，因此，不应当看作为对范围的限制。

图1是示出具有被耦接到动态随机存取存储器(sdram)系统的集成电路(ic)的系统的一个例子的框图；

图2是示出存储器控制设备的一个例子的框图；

图3是示出被用来从源同步设备的源同步接口接收的时序逻辑的例子的框图；

图4a和4b是被示为耦接到控制设备中的数据和时钟路径的信号的示例的信号图，其中所述控制设备被耦接为从源同步接口接收；

图5是示出在对准和中心地设置时钟(clockcentering)后，在被耦接为从源同步接口接收的控制设备中的数据和时钟路径上的信号的一个例子的信号图；

图6是示出从具有数据总线和源时钟的源同步接口接收的方法的一个例子的流程图；

图7是示出管理在被耦接为从源同步接口接收的控制设备中的主延时单元的方法的一个例子的流程图。

为了便于理解，在可能的情况下，用相同的附图编号表示图上共同的、相同的单元。可以预期一个例子的元素可以在其它的例子中被有利地引用。

具体实施方式

本公开描述了用于从源同步接口接收的控制设备中进行校准的技术。在一个例子中，用于源同步接口的控制设备消除在并联数据总线的比特与它的源同步时钟之间的延时偏移以成功地获取数据。控制设备保持在系统的电压、温度、或二者(vt)变化时的去偏移效果。控制设备消除沿数据和时钟路径的片上工艺变化和失配的负面影响，以使得至采样电路的数据与时钟路径被延时匹配。控制设备在vt随时间变化时保持时钟与数据之间的相对延时。本公开内容的这些和其它方面将在下面讨论。

图1是示出具有被耦接到动态随机存取存储器(sdram)系统106的集成电路(ic)102的系统100的一个例子的框图。ic102和sdram系统106可被安装在印刷电路板(pcb)101或其它类型的基底上。ic102包括存储器控制设备104，其被通过总线109耦接到sdram系统106。总线109通过使用在pcb101上的互连而被实施。总线109提供在存储器控制设备104与sdram系统106之间的控制接口112和源同步接口114。控制接口112传送控制信号(诸如地址、命令和时钟信号)到sdram系统106。源同步接口114包括数据总线116和源时钟118。对于sdram系统106，数据总线116输送数据(dq)信号，以及源时钟118包括一个或多个数据选通(datastrobe,dqs)信号。总线109可以输送其它信号，诸如供电电源信号。ic102可以是专用于存储器控制设备104的设备，或具有其它功能的设备，诸如微处理器、专用集成电路(asic)、现场可编程门阵列(fpga)、片上系统(soc)等等。

sdram系统106包括一个或多个sdram装置110。sdram装置110可以在被附着到pcb101的一个或多个模块上提供一组或多组(rank)存储器，诸如一个或多个双列内联存储器模块(dimm)。替换地，sdram装置110可被安装在pcb101上而不用任何特定的模块结构。示例性sdram装置110包括ddrsdram装置(例如，ddr2、ddr3或ddr4装置)。sdram系统106可包括支持sdram装置110的运行的其它电路，诸如寄存器、控制器等等(未示出)。

例如，每个sdram装置110可包括源同步接口，其具有八个dq信号和至少一个dqs信号(例如，dqs信号和反dqs信号)。在sdram系统106中的一组可包括九个sdram装置110，从而提供具有总共72个dq信号和至少9个dqs信号的源同步接口。sdram装置110可以具有带有其它数目的dq和dqs信号的源同步接口，所述组可以具有不同数目的sdram装置，源同步接口114可以具有其它宽度。例如，某些sdram系统提供具有144个dq信号的宽度的数据总线。

图2是示出存储器控制设备104的一个例子的框图。存储器控制设备104包括应用接口202、存储器控制器204、物理(phy)单元210和输入/输出(io)电路216。应用接口202接收将被从另一个电路(未示出)写入到sdram系统106的数据(“写数据”)，以及将从sdram系统106读出的数据(“读数据”)提供到另一个电路(未示出)。应用接口202将写数据提供给存储器控制器204。存储器控制器204生成写作业(transaction)到sdram系统106并从sdram系统106生成写作业。存储器控制器204生成写作业，用来将写数据存储在sdram系统106中，以及生成读作业，用来从sdram系统106得到读数据。

io电路216包括用于驱动在总线109上的信号、接收来自总线109的信号、整形(shaping)信号等等的电路。phy单元210提供在存储器控制器204与io电路216之间的接口。phy单元210输出地址、命令和时钟信号，用于由io电路216通过控制接口112进行传输。phy单元210输出dq和dqs信号，用于由io电路216通过源同步接口114进行传输，以写入数据到sdram系统106。phy单元210接收由io电路216通过源同步接口114接收的dq和dqs信号作为输入，用于读出来自sdram系统106的数据。

phy单元210包括写路径逻辑212和读路径逻辑214。写路径逻辑212格式化来自存储器控制器204的写作业，以用于将命令和写数据传输到sdram系统106。读路径逻辑214格式化来自存储器控制器204的读作业，以用于将命令传输到sdram系统106和从sdram系统106接收数据。读路径逻辑214包括时序逻辑208，用来控制从源同步接口114获取读数据。当从sdram系统106的源同步接口114接收读数据时，时序逻辑208补偿数据总线116上的偏移和在数据总线116与源时钟118之间的偏移。

图3是示出时序逻辑208的一个例子的框图。虽然时序逻辑208是对于sdram系统106的源同步接口进行讨论的，但从以下的讨论将会看到，时序逻辑208可被使用来从任何类型的源同步装置或系统的源同步接口进行接收。在一个例子中，时序逻辑208包括数据路径322、时钟路径324、多路复用电路315和校准单元302。数据路径322包括数据延时单元310，其被耦接到采样电路319的数据输入。时钟路径324包括时钟延时单元312，其被耦接到采样电路319的时钟输入。数据路径322为n比特宽，其中n是大于零的整数并对应于数据总线116的宽度。数据延时单元310可包括n条数字延时线(数字延时线311)，分别用于数据路径322上的每个信号。时钟延时单元312可包括数字延时线313，用于时钟路径324上的信号。数据路径322还包括导体(用箭头示意地示出)，用于在多路复用电路315与数据延时单元310之间和在数据延时单元310与采样电路319之间路由信号。时钟路径324还包括导体(用箭头示意地示出)，用于在多路复用电路315与时钟延时单元312之间和在时钟延时单元312与采样电路319之间路由信号。

采样电路319的数据输出被耦接到校准单元。采样电路319的数据输出是n比特宽，对应于数据路径322的宽度。采样电路319可包括n个触发器(触发器320)分别对应数据路径322上的每个信号。时钟延时单元312的输出被耦接到每个触发器320的时钟输入。

多路复用电路315包括多路复用器314和多路复用器316。多路复用器314包括多个输入，其被耦接到源同步接口114的数据总线116和由时钟源304生成的参考时钟。多路复用器314的输入为n比特宽，其中一个输入接收数据总线116的n个信号，而另一个输入被连接到参考时钟。校准单元302被耦接到多路复用器314的控制输入，选择数据总线116或参考时钟耦接到数据路径322。多路复用器316包括被耦接到源同步接口114的源时钟118和参考时钟的输入。校准单元302被耦接到多路复用器316的控制输入，用来选择源时钟118或参考时钟以耦接到时钟路径322。多路复用电路315可以通过io电路216接收来自数据总线116和源时钟118的信号。

在一个例子中，时序逻辑208还包括主延时单元308，其被耦接到触发器318的时钟端口。主延时单元308可包括数字延时线309。主延时单元308包括被耦接为接收参考时钟的输入。触发器318的数据输入可被耦接为接收参考时钟。在一个例子中，触发器318的数据输入可被耦接到固定延时电路306的输出，固定延时电路306将固定延时加到参考时钟。触发器318的数据输出被耦接到校准单元302。

校准单元302被耦接到主延时单元308、数据延时单元310和时钟延时单元312的控制输入。校准单元302根据采样电路319和触发器318的数据输出设置主延时单元308、数据延时单元310和时钟延时单元312的延时值。例如，校准单元302可以设置数字延时线309、数字延时线311和数字延时线313的抽头值。校准单元302可包括一个或多个状态机(状态机326)，所述状态机响应于触发器318和采样电路319的数据输出来输出延时值328。

在运行时，校准单元302控制时序逻辑208，通过在数据作业(例如，用于sdram系统106的读作业)开始之前动态地对数据路径322和时钟路径324执行去偏移来校准以消除电压、温度的变化或这两者的变化(被称为vt的变化)以及片上的变化(ocv)的影响。被施加到数据路径322上的信号的延时是由数据延时单元310施加的延时和数据路径322的固有延时的总和。同样地，被施加到时钟路径324上的信号的延时是由时钟延时单元312施加的延时和时钟路径324的固有延时的总和。数据路径322和时钟路径324的固有延时引起内部(例如，片上)偏移。被施加到数据总线116和pcb102上的源时钟118的延时被称为外部偏移(例如，由ic102的外部的单元引起的偏移)。

数据路径322和时钟路径324的固有延时随存储器控制设备104内vt的变化而变化，因此内部偏移随vt的这种变化而变化。相反，存储器控制设备104内vt的变化对于外部环境没有很大影响，因此，外部偏移相对于存储器控制设备104内vt的改变是恒定的或基本上恒定的。如果数据路径322和时钟路径324的延时是不一致的，则数据总线与源时钟之间的相对延时会随时间而变化(例如，随vt改变)。时序逻辑208不能通过试图将数据延时单元310和时钟延时单元312锁定到特定的绝对延时值来补偿偏移。将数据延时单元310和时钟延时单元312锁定到特定的绝对延时值，仅仅对于vt点被确定时的特定vt点是有效的，因此它不能补偿在vt点改变时的内部偏移。时序逻辑208通过确定在数据路径322与时钟路径324之间的相对延时以及在数据作业期间进行操作以保持相对延时的方式来补偿偏移，而没有采用锁定绝对延时值。

校准单元302通常执行三个校准步骤：(1)对准数据路径322和时钟路径324上的信号，以使得数据眼最大化并补偿内部偏移；(2)使得源时钟处在数据眼的中心；以及(3)在数据作业期间更新数据延时单元310和时钟延时单元312的延时值，以执行自动vt跟踪。校准单元302可以控制多路复用电路315工作在两种模式下：(1)自校准模式，其中多路复用电路315将参考时钟耦接到数据路径322和时钟路径324；以及(2)作业模式，其中多路复用电路315将数据总线116耦接到数据路径322，并且将源时钟118耦接到时钟路径324。校准过程首先是在假设外部偏移被最小化(例如，通过总线109的pcb轨迹匹配)下进行描述的。

在第一校准步骤(对准)中，校准单元302调用自校准模式。校准单元302调节数据延时单元310和时钟延时单元312的延时值，以对准数据总线116和源时钟118上的信号。如果数据总线116包括多个数据信号(例如，n>1)，则校准单元302调节数据延时单元310的延时值，以对准数据总线116上单独的数据信号。将特定的信号与另一个信号对准所需要的延时值被称为“对准延时值”。另外，校准单元302调节主延时单元308的延时值，以对准主延时单元308的输出与参考时钟信号(例如，由固定延时电路306输出的)。校准单元302然后调节主延时单元308的延时值，以确定在参考时钟信号与主延时单元308的输出之间的相对延时(被称为“主相对延时”)。例如，校准单元302可以将主延时单元308的输出移位t/2，其中t是参考时钟的周期。

图4a是示出在自校准模式下被耦接到数据路径322和时钟路径324的信号的例子的信号图。在本例中，数据总线116包括四个数据信号，因此在数据路径322中有四条信号路径，被称为数据0到数据3。时钟路径324包括单个信号路径，被称为时钟。在对准之前，在数据路径322上的信号被互相相对延时。校准单元302可以选择其中的一个信号作为参考，以及调节数据延时单元310的延时值，以确定用于其它信号的对准延时值。通常，带有最新边沿的信号可被选择作为参考，它可以是在数据路径322上的数据信号，或是时钟路径324上的时钟信号。在本例中，在数据3上的信号被选择为参考，以及相关的对准延时值a3是零。数据0到数据2上的信号相对于在数据3上的参考信号被延时，以及具有相关联的对准延时值a0，a1和a2。在时钟上的信号相对于在数据3上的参考信号被延时，并且具有相关联的对准延时值adqs。校准单元302调节数据延时单元310和时钟延时单元312的延时值，以确定a0、a1、a2、a3和adqs。

图4b是示出在自校准模式中主数据和主时钟信号的一个例子的信号图。被称为主数据的信号被耦接到触发器318的数据输入。被称为主时钟的信号被主延时单元308输出，并被耦接到触发器318的时钟输入。校准单元302确定在主数据与主时钟之间的对准延时值am。固定延时电路306可被配置成在主数据与主时钟之间有某个初始非零延时。如上所述，校准单元302然后将主延时单元308的输出移位一个固定量，以确定主相对延时(例如，移位t/2)。

参照图3，校准单元302可以使用状态机326来根据调节延时值和测量触发器318和采样电路319的数据输出值的迭代来确定对准延时值a0、a1、a2、a3、adqs和am。在第二校准步骤(放置时钟到中心)中，校准单元302再次地调用(或保持)自校准模式。校准单元302调节时钟延时单元312的延时值，使得时钟路径324上的信号处在数据眼的中心。由于时钟路径324在第一校准步骤中已对准数据路径322，因此放置时钟到中心是通过调节时钟延时单元312的延时值以将时钟路径324上的信号移位90度(例如，时钟周期t的1/4)来执行的。

图5是示出在对准和将时钟放置到中心后，在数据路径322和时钟路径324上的信号的一个例子的信号图。数据0、数据1、数据2和数据3上的信号被对准，如上所述。时钟路径324上的信号被移位一段移位延时adqs_qt，使得信号处在数据眼中(例如，adqs_qt＝t/4，其中t是时钟周期)。因此，时钟延时单元312的延时值是对准延时值adqs与移位延时值adqs_qt的和。

回到图3，在第二校准步骤(将时钟放置到中心)后，校准单元302确定在数据路径322与时钟路径324之间的相对延时。相对延时补偿在特定vt点时的内部偏移。在自校准后，校准单元302可以调用作业模式，并且源时钟在读作业期间被放置在数据眼的中心。在第三校准步骤(vt跟踪)中，校准单元302运行，以通过调节数据延时单元310与时钟延时单元312的延时值来保持在数据路径322与时钟路径324之间的相对延时。在vt跟踪期间，校准单元302调节主延时单元308的延时值，以便当vt改变时保持在延时对准期间所确定的主相对延时。校准单元302保持在主延时单元308的延时值与数据延时单元310和时钟延时单元312的延时值之间的比值(被称为“传动比值(gearratio)”)。校准单元302改变数据延时单元310和时钟延时单元312的绝对延时值以保持传动比值，这将导致在vt改变时保持在数据路径322与时钟路径324之间的相对延时，以及保持源时钟处在数据眼的中心。

当外部偏移被最小化时，校准过程的对准和将时钟放置到中心的步骤可以通过使用自校准模式而被执行，而不需要外部校准过程(例如，不需要涉及使用sdram系统106的校准作业的外部训练过程)。如果外部偏移没有被最小化，则因为外部偏移，校准过程的对准步骤中执行的对准不会导致数据总线116与源时钟118的对准。这样，在自校准模式中将时钟放置到中心不会导致源时钟118处在数据眼的中心。因此，在某些例子中，校准单元302可以在自校准对准后执行外部校准。校准单元302可以响应于来自phy单元210的外部校准控制信号而引用外部校准。对于外部校准，校准单元302调用作业模式，将数据总线耦接到数据路径322并且将源时钟118耦接到时钟路径324。phy单元210发起使用sdram系统106的一个或多个校准作业，以及校准单元302调节数据延时单元310和时钟延时单元312的延时值，使得源时钟处在数据眼的中心。新的延时值需要考虑特定vt点的外部偏移和内部偏移。校准单元302然后可以在读作业期间执行vt跟踪，以调节延时值和保持传动比值，如以上讨论的，以便补偿在内部偏移中的对应的改变。如以上讨论的，外部偏移在存储器控制设备104内的vt改变时是恒定的或基本上恒定的。

图6是示出从具有数据总线和源时钟的源同步接口接收的方法600的一个例子的流程图。方法600从步骤602开始，其中校准单元302用来将参考时钟耦接到数据和时钟路径，以用于自校准模式。在步骤604，校准单元302控制数据和时钟延时单元310、312，以确定数据和时钟路径322、324之间的相对延时。在一个例子中，步骤604从步骤610开始，其中校准单元302调节数据和时钟延时单元310、312的延时值，以用于信号对准。在步骤612，校准单元302确定是否需要执行外部校准。例如，校准单元302可以接收来自phy单元210的执行外部校准的指令。如果外部校准没有被执行，则步骤604转到步骤614，其中校准单元302将时钟延时单元312的输出移位90度。如果外部校准被执行，则步骤604转到步骤616，其中校准单元302用来将数据总线耦接到数据路径322，并且将源时钟耦接到时钟路径324。在步骤618，校准单元302调节数据和时钟延时单元310、312的延时值，使得源时钟处在数据眼的中心。

在步骤606，校准单元302用来将数据总线耦接到数据路径322，并且将源时钟耦接到时钟路径324，以用于作业模式。在某些例子中，如果数据总线和源时钟已经分别被耦接到数据路径322和时钟路径324，则步骤606可以被忽略。在步骤608，校准单元302控制数据和时钟延时单元310、312，以保持相对延时。在一个例子中，步骤608包括步骤620，其中校准单元302调节数据和时钟单元310、312的延时值，以保持相对于主延时单元308的相对延时的传动比值。

图7是示出管理主延时单元308的方法700的一个例子的流程图。方法700在步骤702开始，其中参考时钟被耦接到主延时单元308。例如，如图3所示，主延时单元308的输入被耦接到时钟源304的输出。在步骤703，校准单元302调节主延时单元的延时值，用于信号对准。在步骤704，校准单元302确定在参考时钟与主延时单元的输出之间的主相对延时。校准单元302可以在自校准期间执行步骤704。在步骤706，校准单元302保持主相对延时。校准单元302可在作业期间通过调节主延时单元308的延时值来保持主相对延时而执行步骤706。

虽然上述的内容针对具体的例子，但是在不背离本发明的基本范围的前提下，可以设想其它和另外的例子，并且本发明的基本范围由所附的权利要求确定。