存储器系统及其操作方法与流程

本发明要求2015年11月19日向韩国知识产权局提交的申请号为10-2015-0162543的韩国专利申请的优先权，其公开全文作为全部并入本申请。

技术领域

本发明的示例性实施例总体涉及一种存储器系统，并且更特别地，涉及一种将数据处理至存储器装置的存储器系统及其操作方法。

背景技术：

计算机环境范例已经转变为能够随时随地使用的普适计算系统。由此，诸如移动电话、数码相机以及笔记本电脑的便携式电子装置的使用已经快速地增加。一般地，这样的便携式电子装置可以采用具有一个或多个用于存储数据的存储器装置的存储器系统，下文也称作数据存储装置。数据存储装置可以用作便携式电子装置的主存储器装置或者辅助存储器装置。

由于使用存储器装置的数据存储装置不具有活动部件，所以它们提供优秀的稳定性、持久性、高信息存取速度以及低功耗。具有这样的优点的数据存储这种的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。对更大容量、更快和更可靠的便携式电子装置日益增长的消费者需求要求数据存储装置的进一步改进。

技术实现要素：

本发明的各种实施例涉及一种存储器系统及其操作方法，其能够更快速并稳定地将数据处理至存储器装置，同时使存储器系统的复杂度最小化并降低性能负载。

在一个实施例中，存储器系统可以包括：存储器装置，其包括适于存储数据的多个存储块；以及控制器，其适于：将命令数据划分为第一数据和第二数据；利用所述第一数据对所述存储块中的一个或多个第一存储块执行第一命令操作；以及响应于命令，利用所述第二数据对所述存储块中的一个或多个第二存储块执行第二命令操作。

所述命令可以包括读取命令、写入命令、取消映射命令和/或其组合。

所述第一命令操作可以包括根据对应于多个所述第一数据的单一逻辑地址覆写和更新所述第一数据的操作，并且所述第二命令操作可以包括根据对应于多个所述第二数据中的每个的多个不同的逻辑地址的读取操作、写入操作、取消映射操作和/或其组合。

所述取消映射操作可以包括擦除操作、丢弃操作、清除操作、修正操作和/或其组合。

所述控制器可以通过位图将所述命令数据划分为所述第一数据和所述第二数据。

控制器可以基于包括在所述命令数据中的数据的优先级而将所述命令数据划分为所述第一数据和所述第二数据。

可以基于所述数据的值、利用所述数据的命令操作的可靠性、数据处理操作的可靠性、所述数据的大小和/或其组合中的一个或多个，确定包括在所述命令数据中的数据的优先级。

控制器可以基于包括在所述命令数据中的数据的类型而将所述命令数据划分为所述第一数据和所述第二数据。

包括在所述命令数据中的所述数据的类型可以包括所述数据的特性、所述数据的逻辑级、所述数据的处理模式、所述数据的命令操作的频率、次数或时效中的一个或多个。

所述一个或多个第一存储块可以包括单层单元，并且所述一个或多个第二存储块可包括多层单元。

在一个实施例中，一种包括多个存储块的存储器系统的操作方法，所述操作方法可以包括：响应于命令将命令数据划分为第一数据和第二数据；响应于所述命令，利用所述第一数据对所述多个存储块中的一个或多个第一存储块执行第一命令操作；以及响应于所述命令，利用所述第二数据对所述多个存储块中的一个或多个第二存储块执行第二命令操作。

所述命令可以包括读取命令、写入命令、取消映射命令和/或其组合。

所述第一命令操作可以包括根据对应于多个所述第一数据的单一逻辑地址覆写和更新所述第一数据的操作，并且所述第二命令操作可以包括根据对应于多个所述第二数据中的每个的多个不同的逻辑地址的读取操作、写入操作、取消映射操作和/或其组合。

所述取消映射操作可以包括擦除操作、丢弃操作、清除操作、修正操作和/或其组合。

可以通过位图执行所述命令数据的划分。

可以基于包括在所述命令数据中的数据的优先级而执行所述命令数据的划分。

可以基于所述数据的值、利用所述数据的命令操作的可靠性、数据处理操作的可靠性、所述数据的大小和/或其组合中的一个或多个，确定包括在所述命令数据中的数据的优先级。

可以基于包括在所述命令数据中的数据的类型而执行所述命令数据的划分。

包括在所述命令数据中的所述数据的类型可以包括所述数据的特性、所述数据的逻辑级、所述数据的处理模式、所述数据的命令操作的频率、次数或时效中的一个。

所述一个或多个第一存储块可以包括单层单元，并且所述一个或多个第二存储块可以包括多层单元。

附图说明

图1是示出根据本发明的一个实施例的包括存储器系统的数据处理系统的简图。

图2是示出根据本发明的一个实施例的图1所示的存储器系统的存储器装置的简图，其中存储器装置包括多个存储块

图3是根据本发明的一个实施例的图2的存储器装置的多个存储块中的单个存储块的电路图。

图4至图11是示意地示出根据本发明的实施例的图2的存储器装置的各个方面的简图。

图12至图14是示出根据本发明的一个实施例的存储器系统的数据处理操作的简图。

图15是示出根据本发明的一个实施例的存储器系统的数据处理操作的流程图。

具体实施方式

下面将参照附图更加详细地描述各种实施例。然而，本发明可以不同的形式呈现且不应被解释为限于在本文中提出的实施例。而是，这些实施例被提供使得本公开将是彻底且完整的，并且将向相关领域的技术人员完全地传达本发明。在整个公开中，相似的参照数字表示本发明的各附图和实施例中的相似部件。还应该注意的是，在本说明书中，“连接/联接”不仅指一个部件直接联接另一个部件，而且指通过中间部件间接联接另一个部件。另外，单数形式可包括复数形式，只要未另外特别地提到。应该容易理解的是，在本公开中的“上”和“上方”的意思应该以最宽的方式来解释，使得“上”不仅指“直接在某事物上”，而且指通过其间的中间特征或层而“在某事物上”，并且“上方”不仅指直接在某事物的顶部上而且指通过其间的中间特征或层在某事物的顶部上。当第一层被称为在第二层“上”或在基板“上”时，其不仅可以指第一层直接形成在第二层或基板上的情况，而且可以指第一层和第二层或基板之间存在第三层的情况。

将理解的是，虽然本文中术语“第一”、“第二”、“第三”等可以用于描述各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语用于区别一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分。因此，在不背离本公开的精神和范围的情况下，下文描述的第一元件、部件、区域、层或部分可以称为第二元件、部件、区域、层或部分。

此外，将理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”、“包含有”、“有”或“具有”是指提及的特征、整体、操作、元件和/或部件的存在，但不排除一个或多个其它未提及的特征、整体、操作、元件、部件和/或其组合的存在或添加。在本文中使用时，术语“和/或”包括一个或多个相关列出项目的任何和所有组合。

除非另外说明，否则包括本文使用的技术和科学术语的所有术语具有与本发明构思所属技术领域的技术人员通常所理解的意义相同的意义。此外，将理解的是，诸如在常用词典里定义的那些术语应当解释为具有与其在相关技术上下文中的意义一致的意义，并且将不以理想化或过于正式的意义来解释，除非在本文中明确地如此定义。

在下列说明中，陈述了大量具体的细节，以提供本公开的透彻理解。本公开可以在没有部分或全部这些具体细节的情况下实施。在其它情况下，为了不使本公开被不必要地模糊，未详细描述公知的工艺结构和/或工艺。

以下，将参照附图更详细地描述本公开的各种实施例。

图1是示出根据本公开的一个实施例的包括存储器系统的数据处理系统的框图。

参照图1，数据处理系统100可以包括主机102和存储器系统110。

主机102可以是或者包括例如便携式电子装置，诸如移动电话、MP3播放器和笔记本电脑。主机102也可以是或者包括例如电子装置，诸如台式电脑、游戏机、电视机和放映机。

存储器系统110可响应于来自主机102的请求来操作。例如，存储器系统110可以存储待被主机102访问的数据。存储器系统110可以用作主机102的主存储器系统。存储器系统可以用作主机102的辅助存储器系统。根据与主机102电联接的主机接口的协议，存储器系统110可以是或者包括各种存储装置中的任意一种。存储器系统110可以是或者包括诸如以下的各种存储装置中的任意一种：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、小型-SD和微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。

存储器系统110的存储装置可以是或者包括易失性存储器装置，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等。存储器系统110的存储装置可以是或者包括非易失性存储器装置，诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等。

存储器系统110可以包括存储器装置150和控制器130。存储器装置可以存储待被主机102访问的数据。控制器130可以控制数据在存储器装置150中的存储。

控制器130和存储器装置150可以集成到单个半导体装置中。例如，控制器130和存储器装置150可以集成到被配置为固态驱动器(SSD)的单个半导体装置中。当存储器系统110被配置为SSD时，与存储器系统110电联接的主机102的操作速度可以显著地增加。

控制器130和存储器装置150可以集成到被配置为存储卡的单个半导体装置中。控制器130和存储卡150可集成到被配置为诸如以下的存储卡的单个半导体装置中：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、小型-SD、微型-SD和SDHC、通用闪速存储(UFS)装置等。

对于另一个实例，存储器系统110可以是或者包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置、配置计算系统的各种组成元件中的一种等。

在写入操作期间，存储器装置150可以存储主机102提供的数据。在读取操作期间，存储器装置150可以将存储的数据提供至主机102。存储器装置150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页面。每个页面可以包括多个存储器单元，多个字线(WL)可以电联接至多个存储器单元。

存储器装置150可以在装置的电源中断或关闭时保留所存储的数据。存储器装置150可以是非易失性存储器装置，例如，闪速存储器。闪速存储器可以具有三维(3D)堆栈结构。稍后将参照图2至11更加详细地描述存储器装置150的3D堆栈结构。

控制器130可以响应于来自主机102的请求控制存储器装置150。控制器130可以控制存储器装置150和主机102之间的数据流。例如，控制器130可以将从存储器装置150读取的数据提供至主机102，并将由主机102提供的数据存储到存储器装置150中。为此，控制器130可以控制存储器装置150的全部操作，诸如，例如，读取操作、写入操作、编程操作和擦除操作。

在图1的示例中，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪速控制器142以及存储器144。

主机接口单元132可以处理由主机102提供的命令和数据。主机接口单元132可以通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、加强型小型磁盘接口(ESDI)、集成驱动电路(IDE)等。

ECC单元138可以检测和校正读取操作期间从存储器装置150读取的数据中的错误。例如，当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可以不校正错误位，并且可以输出指示校正错误位失败的错误校正失败信号。

ECC单元138可以基于诸如以下的编码调制来执行错误校正操作：低密度奇偶校验检查(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、turbo码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、格码调制(TCM)、分组编码调制(BCM)等。ECC单元138可以包括如错误校正操作所需的所有电路、系统或装置。

PMU 140可以提供和/或管理用于控制器130的电源，即，包括在控制器130中的组成元件的电源。可以使用任何合适的电源模块。

NFC 142可以用作控制器130和存储器装置150之间的存储器接口，以使控制器130例如响应于来自主机102的请求控制存储器装置150。当存储器装置150是闪速存储器时，并且例如当存储器装置150是NAND闪速存储器时，NFC 142可以在处理器134的控制下生成用于存储器装置150的控制信号并且处理数据。虽然图1的实施例的接口单元142是适于使NAND闪速存储器与控制器接口连接的NFC单元，但本发明不限于这种方式。接口单元142可以是适于将存储器装置150接口连接至控制器的任何适合的接口单元。应注意的是，接口单元142的特定架构和功能可以根据采用的存储器装置的类型而变化。

存储器144可以用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可以响应于来自主机102的请求控制存储器装置150。例如，控制器130可以将从存储器装置150读取的数据提供至主机102，并将由主机102提供的数据存储至存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可以存储控制器130和存储器装置150用于诸如读取、写入、编程和擦除操作的操作的数据。

存储器144可以是或者包括任何合适的存储器装置。存储器144可以是易失性存储器。存储器144可以是或者包括静态随机存取存储器(SRAM)。存储器144可以是或者包括动态随机存取存储器(DRAM)。存储器144可以包括任何合适的架构。例如，存储器144可以包括本领域已知的编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可以控制存储器系统110的一般操作。处理器134可以响应于来自主机102的写入或读取请求控制存储器装置150的写入或读取操作。处理器134可以是或者包括任何合适的处理器。处理器134可以驱动被称作闪存转换层(FTL)的固件以控制存储器系统110的一般操作。处理器134可以是或者包括微处理器。可以使用任何合适的微处理器。处理器134可以是或者包括中央处理单元(CPU)。

坏块管理单元(未示出)可以包含在处理器134中，以执行存储器装置150的坏块管理。坏块管理单元可发现被包含在存储器装置150中的对于进一步使用处于不满意状态的坏存储块，并对坏存储块执行坏块管理。当存储器装置150是闪速存储器例如NAND闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如，在编程操作期间，可能发生编程失败。在坏块管理操作期间，编程失败的存储块或坏存储块的数据可以编程到新的存储块中。由于编程失败产生的坏块可能使存储器装置150的利用效率和存储器系统100的可靠性严重劣化。因此，可靠的坏块管理可以包括在处理器134中以解决这些问题。

图2示出图1中所示的存储器装置150。

参照图2，存储器装置150可以包括多个存储块，例如第0至第(N-1)块210-240。多个存储块210-240中的每个可以包括多个页面，例如2^M数量的页面(2^E页面)，但本发明不限于此。多个页面中的每个页面可以包括多个存储器单元，多个字线可以电联接至多个存储器单元。

根据每个存储器单元中可存储或表达的位的数量，存储块可以是单层单元(SLC)存储块或者多层单元(MLC)存储块。SLC存储块可以包括含有每个存储器单元能够存储1位数据的多个存储器单元的多个页面。MLC存储块可以包括含有每个存储器单元能够存储多位数据例如两位或更多位数据的多个存储器单元的多个页面。包括通过每个能够存储3位数据的存储器单元实现的多个页面的MLC存储块可以定义为三层单元(TLC)存储块。

多个存储块210至240中的每个可以在写入操作期间存储由主机装置102提供的数据，并且可以在读取操作期间将存储的数据提供至主机102。

图3是示出图1所示的多个存储块152至156中的一个的电路图。

参照图3，存储器装置150的存储块152，可以包括分别电联接至位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或者多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可以由多层单元(MLC)配置，每个多层单元(MLC)存储多个位的数据信息。串340可以分别电联接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，并且“CSL”表示共源线。

虽然图3示出由NAND闪速存储器单元配置的存储块152作为示例，但是应当注意根据实施例的存储器装置150的存储块152不限于NAND闪速存储器，并且可以通过NOR闪速存储器、结合至少两种存储器单元的混合闪速存储器或控制器内置在存储器芯片中的1-NAND闪速存储器来实现。半导体装置的操作特征可不仅应用于电荷存储层由导电浮栅配置的闪速存储器装置，而且可应用于电荷存储层由介电层配置的电荷捕获闪存(CTF)。

存储器装置150的电压供应块310可以提供待根据操作模式供应至各个字线的字线电压，例如，编程电压、读取电压和通过电压，以及待供应到体材料(bulks)例如其中形成有存储器单元的阱区的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可以生成多个可变的读取电压以生成多个读取数据、在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个、选择被选择的存储块的一个字线并且将字线电压提供至选择的字线和未选择的字线。

存储器装置150的读取/写入电路320可以由控制电路控制，并且可以根据操作模式用作感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储器单元阵列读取数据的感测放大器。而且，在编程操作期间，读取/写入电路320可以用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收待写入存储器单元阵列中的数据，并且可以根据输入的数据驱动位线。为此，读取/写入电路320可以包括分别对应于列(或者位线)或者列对(或者位线对)的多个页面缓冲器322、324和326，且多个锁存器(未示出)可以被包括在各个页面缓冲器322、324和326中。

图4至11是示出图1中所示的存储器装置150的示意图。

图4是示出图1所示的存储器装置150的多个存储块152至156的示例的框图。

参照图4，存储器装置150可以包括多个存储块BLK0至BLK0至BLKN-1。存储块BLK0至BLKN-1的每个可以三维(3D)结构或纵向结构实现。各个存储块BLK0至BLKN-1可以包括在第一至第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。

各个存储块BLK0至BLKN-1可以包括在第二方向上延伸的多个NAND串NS。多个NAND串NS可以设置在第一方向和第三方向上。每个NAND串NS可以电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL以及共源线CSL。即，各个存储块BLK0至BLKN-1可以电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个共源线CSL。

图5是图4所示的多个存储块BLK0至BLKN-1的一个BLKi的立体图。图6是图5所示的存储块BLKi沿线I-I＇截取的截面图。

参照图5和图6，存储器装置150的多个存储块中的存储块BLKi可以包括在第一至第三方向上延伸的结构。

可以设置基板5111。基板5111可以包括掺杂有第一类型杂质的硅材料。基板5111可以包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如袋(pocket)p-阱，并且包括围绕p-型阱的n-型阱。虽然假定基板5111是p-型硅，但是应注意基板5111不限于p-型硅。

在第一方向上延伸的多个掺杂区域5311至5314可以设置在基板5111上方。多个掺杂区域5311至5314可以包含不同于基板5111的第二类型杂质。多个掺杂区域5311至5314可以掺杂有n-型杂质。虽然此处假定第一至第四掺杂区域5311至5314是n-型，但应注意第一至第四掺杂区域5311至5314不限于为n-型。

在第一掺杂区域5311和第二掺杂区域5312之间的基板5111上方的区域中，在第一方向上延伸的多个介电材料5112可以顺序地设置在第二方向上。介电材料5112和基板5111可以在第二方向上以预定距离彼此分开。介电材料5112可以在第二方向上以预定距离彼此分开。介电材料5112可以包括诸如二氧化硅的介电材料。

在第一掺杂区域5311和第二掺杂区域5312之间的基板5111上方的区域中，可以设置在第一方向上顺序设置并且在第二方向上穿过介电材料5112的多个柱状物5113。多个柱状物5113可以分别地穿过介电材料5112并且可以与基板5111电联接。每个柱状物5113可以由多种材料构成。每个柱状物5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每个柱状物5113的表面层5114可以包括掺杂有与基板5111相同类型的杂质的硅材料。虽然这里假定每个柱状物5113的表面层5114可以包括p-型硅，但应注意每个柱状物5113的表面层5114不限于为p-型硅。

每个柱状物5113的内层5115可以由介电材料形成。每个柱状物5113的内层5115可以由诸如二氧化硅的介电材料填充。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，可以沿着介电材料5112、柱状物5113和基板5111的暴露表面设置介电层5116。介电层5116的厚度可小于介电材料5112之间的距离的一半。换言之，可以设置不同于介电材料5112和介电层5116的材料的区域可设置在(i)设置在介电材料5112的第一介电材料的底面上方的介电层5116和(ii)设置在介电材料5112的第二介电材料的顶面上方的介电层5116之间。介电材料5112位于第一介电材料下面。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，导电材料5211-5291可设置在介电层5116的暴露表面上方。在第一方向上延伸的导电材料5211可以设置在邻近基板5111的介电材料5112和基板5111之间。例如，在第一方向上延伸的导电材料5211可设置在(i)设置在基板5111上方的介电层5116和(ii)设置在邻近基板5111的介电材料5112的底面上方的介电层5116之间。

在第一方向上延伸的导电材料可设置在(i)设置在介电材料5112中的一个的顶面上方的介电层5116和(ii)设置在置于特定介电材料5112上方的介电材料5112的另一介电材料的底面上方的介电层5116之间。在第一方向上延伸的导电材料5221-5281可设置在介电材料5112之间。在第一方向上延伸的导电材料5291可设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料5211-5291可以是金属材料。在第一方向上延伸的导电材料5211-5291可以是诸如多晶硅的导电材料。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置：在第一方向上延伸的多个介电材料5112、在第一方向上顺序地设置且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112的暴露表面和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5212-5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置：在第一方向上延伸的多个介电材料5112、在第一方向上顺序地设置且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5213-5293。

漏极5320可分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n-型杂质的硅材料。尽管为了方便起见假定漏极5320包括n-型硅，但应注意的是，漏极5320不限于为n-型硅。例如，每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘垫块(pad)的形状设置在每个对应的柱状物5113的顶面上方。

在第三方向上延伸的导电材料5331-5333可设置在漏极5320上方。导电材料5331-5333可以顺序地设置在第一方向上。各个导电材料5331-5333可与对应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331-5333可通过接触插塞电联接。在第三方向上延伸的导电材料5331-5333可以是金属材料。在第三方向上延伸的导电材料5331-5333可以是诸如多晶硅的导电材料。

在图5和图6中，各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成串。各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成NAND串NS。每个NAND串NS可包括多个晶体管结构TS。

图7是图6中所示的晶体管结构TS的截面图。

参照图7，在图6中所示的晶体管结构TS中，介电层5116可包括第一子介电层5117、第二子介电层5118和第三子介电层5119。

在每个柱状物5113中的p-型硅的表面层5114可作为主体。邻近柱状物5113的第一子介电层5117可作为隧穿介电层，且可包括热氧化层。

第二子介电层5118可作为电荷存储层。第二子介电层5118可作为电荷捕获层，且可包括氮化物层或诸如氧化铝层、氧化铪层等的金属氧化物层。

邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、氧化铪层等的高k介电层。

导电材料5233可作为栅或控制栅。即，栅或控制栅5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储器单元晶体管结构。例如，第一子介电层5117、第二子介电层5118和第三子介电层5119可形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为方便起见，在每个柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个NAND串NS。详细地，存储块BLKi可包括在第二方向上或垂直于基板5111的方向上延伸的多个NAND串NS。

每个NAND串NS可包括设置在第二方向上的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可作为串源极晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可作为接地选择晶体管GST。

栅或控制栅可对应于在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293。换言之，栅或控制栅可在第一方向上延伸，且形成字线和至少一个源极选择线SSL与至少一个接地选择线GSL的至少两个选择线。

在第三方向上延伸的导电材料5331-5333可电联接至NAND串NS的一端。在第三方向上延伸的导电材料5331-5333可作为位线BL。即，在一个存储块BLKi中，多个NAND串NS可电联接至一个位线BL。

在第一方向上延伸的第二类型掺杂区域5311-5314可被设置至NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区域5311-5314可作为共源线CSL。

即，存储块BLKi可包括在垂直于基板5111的方向上延伸的多个NAND串NS，且可作为例如电荷捕获类型存储器的NAND闪速存储块，其中多个NAND串NS电联接至一个位线BL。

尽管图5-图7中示出了在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293被设置为9层，但应注意的是，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293不限于设置为9层。例如，在第一方向上延伸的导电材料可设置为8层、16层或任何多个层。换言之，在一个NAND串NS中，晶体管的数量可以是8个、16个或更多个。

尽管图5-图7中示出了3个NAND串NS被电联接至一个位线BL，但应注意的是，实施例不限于具有被电联接至一个位线BL的3个NAND串NS。在存储块BLKi中，m数量的NAND串NS可电联接至一个位线BL，m为正整数。根据电联接至一个位线BL的NAND串NS的数量，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的数量和共源线5311-5314的数量也可被控制。

进一步地，尽管图5-图7中示出了3个NAND串NS被电联接至在第一方向上延伸的一个导电材料，但应注意的是，实施例不限于具有被电联接至在第一方向上延伸的一个导电材料的3个NAND串NS。例如，n数量的NAND串NS可被电联接至在第一方向上延伸的一个导电材料，n为正整数。根据被电联接至在第一方向上延伸的一个导电材料的NAND串NS的数量，位线5331-5333的数量也可被控制。

图8是示出参照图5-图7所述的具有第一结构的存储块BLKi的等效电路图。

参照图8，在具有第一结构的块BLKi中，NAND串NS11-NS31可设置在第一位线BL1和共源线CSL之间。第一位线BL1可对应于图5和图6的在第三方向上延伸的导电材料5331。NAND串NS12-NS32可设置在第二位线BL2和共源线CSL之间。第二位线BL2可对应于图5和图6的在第三方向上延伸的导电材料5332。NAND串NS13-NS33可设置在第三位线BL3和共源线CSL之间。第三位线BL3可对应于图5和图6的在第三方向上延伸的导电材料5333。

每个NAND串NS的源极选择晶体管SST可电联接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可电联接至共源线CSL。存储器单元MC可以设置在每个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在该示例中，NAND串NS可由行和列的单元定义，且电联接至一个位线的NAND串NS可形成一列。电联接至第一位线BL1的NAND串NS11-NS31可对应于第一列，电联接至第二位线BL2的NAND串NS12-NS32可对应于第二列，并且电联接至第三位线BL3的NAND串NS13-NS33可对应于第三列。电联接至一个源极选择线SSL的NAND串NS可形成一行。电联接至第一源极选择线SSL1的NAND串NS11-NS31可形成第一行，电联接至第二源极选择线SSL2的NAND串NS21-NS23可形成第二行，并且电联接至第三源极选择线SSL3的NAND串NS31-NS33可形成第三行。

在每个NAND串NS中，可定义高度。在每个NAND串NS中，邻近接地选择晶体管GST的存储器单元MC1的高度可具有值“1”。在每个NAND串NS中，当从基板5111被测量时，存储器单元的高度可随着存储器单元靠近源极选择晶体管SST而增加。在每个NAND串NS中，邻近源极选择晶体管SST的存储器单元MC6的高度可以是7。

在相同行中的NAND串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL1、SSL2和SSL3。

相同行中的NAND串NS中的相同高度处的存储器单元可共享字线WL。即，在相同高度处，电联接至不同行中的NAND串NS的存储器单元MC的字线WL可被电联接。相同行的NAND串NS中的相同高度处的虚拟存储器单元DMC可共享虚拟字线DWL。即，在相同高度或水平处，电联接至不同行中的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可被电联接。

位于相同水平或高度或层处的字线WL或虚拟字线DWL可在可设置在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的层处彼此电联接。在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可通过接触部共同电联接至上层。在上层处，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可被电联接。换言之，在相同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。进一步地，在不同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。即，NAND串NS11-NS13、NS21-NS23和NS31-NS33可电联接至接地选择线GSL。

共源线CSL可电联接至NAND串NS。在有源区域(active region)上方和在基板5111上方，第一至第四掺杂区域5311-5314可被电联接。第一至第四掺杂区域5311-5314可通过接触部电联接至上层，且在上层处，第一至第四掺杂区域5311-5314可被电联接。

即，如图8中所示，相同高度或水平的字线WL可被电联接。因此，当位于特定高度处的字线WL被选择时，电联接至字线WL的所有NAND串NS可被选择。在不同行中的NAND串NS可电联接至不同源极选择线SSL。因此，在电联接至相同字线WL的NAND串NS中，通过选择源极选择线SSL1-SSL3中的一个，未选择的行中的NAND串NS可与位线BL1-BL3电隔离。换言之，通过选择源极选择线SSL1-SSL3中的一个，NAND串NS的行可被选择。此外，通过选择位线BL1-BL3中的一个，所选择的行中的NAND串NS可在列的单元中被选择。

在每个NAND串NS中，可设置虚拟存储器单元DMC。在图8中，虚拟存储器单元DMC可在每个NAND串NS中被设置在第三存储器单元MC3和第四存储器单元MC4之间。即，第一至第三存储器单元MC1-MC3可设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4-MC6可设置在虚拟存储器单元DMC和源极选择晶体管SSL之间。每个NAND串NS的存储器单元MC可被虚拟存储器单元DMC划分成存储器单元组。在划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元例如MC1-MC3可被称为下部存储器单元组，且邻近串选择晶体管SST的存储器单元例如MC4-MC6可被称为上部存储器单元组。

在下文中，将参照图9-图11做出详细说明，图9-图11示出根据利用不同于第一结构的3D非易失性存储器装置实现的实施例的存储器系统中的存储器装置。

图9是示意性说明利用3D非易失性存储器装置来实现的存储装置以及示出图4的多个存储块的存储块BLKj的立体图，其中3D非易失性存储器装置不同于上文参照图5-图8所述的第一结构。图10是沿图9的线VII-VII＇截取的存储块BLKj的截面图。

参照图9和图10，存储块BLKj可包括在第一至第三方向上延伸的结构。

可以设置基板6311。例如，基板6311可包括掺杂有第一类型杂质的硅材料。例如，基板6311可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如袋p-阱，且包括围绕p-型阱的n-型阱。尽管为了方便在描述的实施例中假定基板6311为p-型硅，但应注意的是，基板6311不限于为p-型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料6321-6324可被设置在基板6311上方。第一至第四导电材料6321-6324可在z轴方向上分开预定距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料6325-6328可设置在基板6311上方。第五至第八导电材料6325-6328可在z轴方向上分开预定距离。第五至第八导电材料6325-6328可在y轴方向上与第一至第四导电材料6321-6324分开。

多个下部柱状物DP可穿过第一至第四导电材料6321-6324。每个下部柱状物DP可在z轴方向上延伸。而且，多个上部柱状物UP可穿过第五至第八导电材料6325-6328。每个上部柱状物UP可在z轴方向上延伸。

下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的沟道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。

下部柱状物DP和上部柱状物UP可通过管栅PG电联接。管栅PG可被设置在基板6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP采用的材料相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作共源线CSL。

漏极6340可设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可在x轴方向上分开。第一上部导电材料6351和第二上部导电材料6352可由金属形成。第一上部导电材料6351、第二上部导电材料6352和漏极6340可通过接触插塞电联接。第一上部导电材料6351和第二上部导电材料6352可分别作为第一位线BL1和第二位线BL2。

第一导电材料6321可作为源极选择线SSL，第二导电材料6322可作为第一虚拟字线DWL1，并且第三导电材料6323和第四导电材料6324可分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326可分别作为第三主字线MWL3和第四主字线MWL4，第七导电材料6327可作为第二虚拟字线DWL2，并且第八导电材料6328可作为漏极选择线DSL。

下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料6321-6324可形成下部串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料6325-6328可形成上部串。下部串和上部串可通过管栅PG电联接。下部串的一端可电联接至作为共源线CSL的第二类型的掺杂材料6312。上部串的一端可通过漏极6340电联接至对应的位线。一个下部串和一个上部串可以形成一个单元串，其电联接在作为共源线CSL的第二类型的掺杂材料6312和作为位线BL的上部导电材料层6351-6352中的对应的一个之间。

即，下部串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1、第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可包括第三主存储器单元MMC3、第四主存储器单元MMC4、第二虚拟存储器单元DMC2和漏极选择晶体管DST。

在图9和图10中，上部串和下部串可形成NAND串NS，且NAND串NS可包括多个晶体管结构TS。由于上文参照图7详细地描述了包括在图9和图10中的NAND串NS中的晶体管结构，所以在此将省略其详细说明。

图11是示出如上参照图9和图10所述的具有第二结构的存储块BLKj的等效电路的电路图。为方便起见，仅示出形成第二结构的存储块BLKj中的一对的第一串和第二串。

参照图11，在存储器装置150的多个块中的具有第二结构的存储块BLKj内，单元串可以定义多个对的这种方式来设置，其中，单元串中的每个都利用如上参照图9和图10所述的通过管栅PG电联接的一个上部串和一个下部串来实现。

即，在具有第二结构的特定存储块BLKj中，沿第一沟道CH1(未示出)堆叠的存储器单元CG0-CG31，例如，至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1，可形成第一串ST1，并且沿第二沟道CH2(未示出)堆叠的存储器单元CG0-CG31，例如，至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2，可形成第二串ST2。

第一串ST1和第二串ST2可电联接至相同漏极选择线DSL和相同源极选择线SSL。第一串ST1可电联接至第一位线BL1，且第二串ST2可电联接至第二位线BL2。

尽管图11中描述了第一串ST1和第二串ST2可被电联接至相同漏极选择线DSL和相同源极选择线SSL，但是可以设想不同的布局。例如，在实施例中，第一串ST1和第二串ST2可电联接至相同源极选择线SSL和相同位线BL，第一串ST1可电联接至第一漏极选择线DSL1，并且第二串ST2可电联接至第二漏极选择线DSL2。进一步地，可想到第一串ST1和第二串ST2可电联接至相同漏极选择线DSL和相同位线BL，第一串ST1可电联接至第一源极选择线SSL1，并且第二串ST2可电联接至第二源极选择线。

下文将参考图12至图15更详细地描述根据本发明的一个实施例的将命令数据处理至存储器装置150的操作。

为方便说明，将描述其中通过控制器130执行存储器系统110的数据处理操作的示例。然而，如上所述，包括在控制器130中的处理器134可以通过例如FTL执行数据处理操作。

当控制器130执行对应于命令的命令操作时，控制器130可以将对应于命令的命令数据分别划分为第一数据和第二数据，并且随后将第一数据和第二数据处理至存储器装置150的存储块。第一数据可以是命令数据的元数据、随机数据或热数据。第二数据可以是命令数据的用户数据、序列数据或冷数据。可以从主机102接收命令。

例如，当控制器130从主机102接收命令时，控制器130可以根据数据的优先级或类型将命令数据分类为第一数据和第二数据。命令可以是例如写入命令或取消映射命令。

下文，为了方便说明，将采用其中第一数据具有比第二数据更高的优先级的情形作为示例。数据的优先级可以根据数据的值、数据的命令操作的可靠性即数据处理操作的可靠性或数据的大小确定。即，第一数据在数据的值、数据处理操作的可靠性或数据的大小方面可以比第二数据具有更高的优先级水平。根据本发明的一个实施例，存储器系统110可以优先于第二数据处理第一数据。此外，可以根据数据的特性、数据的位置、数据的处理模式或数据的读取/写入/擦除操作的频率/次数/时效确定数据的类型。

控制器130可以利用第一数据对存储器装置150的多个存储块的开放存储块中的一个或多个第一存储块执行命令操作。控制器130可以利用第二数据对存储器装置150的多个存储块的开放存储块中的一个或多个第二存储块执行命令操作。一个或多个第一存储块可以是单层单元(SLC)存储块。一个或多个第二存储块可以是多层单元(MLC)存储块。

在响应于读取命令的读取操作期间，控制器130可以从存储器装置150读取数据，并且将读取的数据提供至主机102。在响应于写入命令的写入操作期间，控制器130可以将写入的数据编程或存储到存储器装置150中。在响应于取消映射命令的取消映射操作期间，控制器130可以在存储器装置150中将主机102请求的取消映射数据擦除、丢弃、清除或修正。取消映射命令可以用于请求存储在存储器装置150中的数据的逻辑地址的分配或者映射取消，并且可以从文件系统提供。

下文，将作为示例描述存储器系统110响应于写入命令和取消映射命令处理数据。此外，以示例的方式假定第一数据是命令数据的元数据并且第二数据是命令数据的用户数据。

参考图12，存储器装置150可以包括多个管芯(die)0和1(1200和1250)。管芯0和1(1200和1250)中的每个可以分别包括多个平面(plane)0和1(1210和1220)以及平面0和1(1260和1270)。存储器管芯0和1(1200和1250)的平面0和1(1210和1220)和平面0和1(1260和1270)中的每个可以包括多个存储块0至i(1212-1218)、0至i(1222-1228)、0至i(1262-1268)和0至i(1272-1278)。每个平面的存储块i(1218、1228、1268和1278)可以是一个或多个可以为SLC存储块的第一存储块，而每个平面的其他存储块可以是一个或多个可以为MLC存储块的第二存储块。

控制器130可以根据包括在命令数据中的数据的类型而将命令数据划分为第一数据和第二数据。

控制器130可以利用命令数据的第一数据对一个或多个可以为SLC存储块的第一存储块(即，每个存储块i(1218、1228、1268和1278))执行命令操作，同时利用命令数据的第二数据对第一存储块之外的、可以为MLC块的第二存储块执行命令操作。控制器130可以分别地利用第一数据和第二数据对包括在管芯0和1(1200和1250)中的相同或不同的管芯的平面0和1(1210和1220)和0和1(1260和1270)中的相同或不同的平面中的第一存储块和第二存储块执行命令操作。为了方便说明，将控制器130利用第一数据对管芯0(1200)的平面0(1210)中作为第一存储块的存储块i(1218)执行命令操作同时利用第二数据对管芯0(1200)的平面0(1210)中作为第二存储块的存储块0至2(1212-1216)执行命令操作的情形作为示例。

参考图13，响应于写入命令，控制器130可以将对应于写入命令的命令数据1300划分为第一数据和第二数据。例如，控制器130可以将命令数据1300的元数据META0至META2(1302)和用户数据DATA0至DATA2(1304-1308)分别划分为第一数据和第二数据。

控制器130可以利用作为第一数据的元数据META0至META2(1302)对用作第一存储块1310的存储块i(1218)执行命令操作。此外，控制器130可以利用作为第二数据的用户数据DATA0至DATA2(1304-1308)对用作第二存储块1315的存储块0至2(1212-1216)执行命令操作。

例如，控制器130可根据用户数据DATA0(1304)的逻辑地址ADD1利用用户数据DATA0(1304)对作为第二存储块1315中的一个的存储块0(1212)执行作为命令操作的写入操作。此外，控制器130可根据元数据META0至META2(1302)的逻辑地址ADD0，利用对应于作为第二数据的用户数据DATA0(1304)的、作为第一数据的元数据META0对存储块i(1218)执行作为命令操作的更新操作。

这样，控制器130可以分别根据用户数据DATA0至DATA2(1304-1308)的不同的逻辑地址ADD1-ADD3，利用作为第二数据的用户数据DATA0至DATA2(1304-1308)对作为第二存储块的存储块0至2(1212-1216)执行作为命令操作的写入操作。此外，控制器130可以根据元数据META0至META2(1302)的同样的逻辑地址ADD0，利用作为第一数据的元数据META0至META2(1302)对作为第一存储块的存储块i(1218)重复地执行作为命令操作的更新操作。

根据本发明的一个实施例，存储器系统110可以生成对应于写入命令的写入位图表，并且随后通过写入位图表将命令数据1300划分为利用其对第二存储块执行写入操作的第二数据和利用其对第一存储块执行更新操作的第一数据。然后，存储器系统110可以利用第二数据对第二存储块执行写入操作，并且利用第一数据对第一存储块执行更新操作。

参考图14，响应于取消映射命令，控制器130可以将对应于取消映射命令的命令数据1400划分为第一数据和第二数据。例如，控制器130可以将命令数据1400的元数据META0至META2(1402)和用户数据DATA0至DATA2(1404-1408)分别划分为第一数据和第二数据。

控制器130可以利用作为第一数据的元数据META0至META2(1402)对用作第一存储块1410的存储块i(1218)执行命令操作。此外，控制器130可以利用取消映射数据DATA0至DATA2(1404-1408)对用作第二存储块1415的存储块0至2(1212-1216)执行命令操作。

例如，控制器130可根据取消映射数据UNMAP0(1404)的逻辑地址ADD1，利用取消映射数据UNMAP0(1404)对作为第二存储块1415中的一个的存储块0(1212)执行作为命令操作的取消映射操作。此外，控制器130可根据元数据META0至META2(1402)的逻辑地址ADD0，利用对应于作为第二数据的取消映射数据UNMAP0(1404)的、作为第一数据的元数据META0对存储块i(1218)执行作为命令操作的更新操作。

这样，控制器130可以分别根据取消映射数据UNMAP0至UNMAP2(1404-1408)的不同的逻辑地址ADD1-ADD3，利用作为第二数据的取消映射数据UNMAP0至UNMAP2(1404-1408)对作为第二存储块的存储块0至2(1212-1216)执行作为命令操作的取消映射操作。此外，控制器130可以根据元数据META0至META2(1402)的同样的逻辑地址ADD0，利用作为第一数据的元数据META0至META2(1402)对作为第一存储块的存储块i(1218)重复地执行作为命令操作的更新操作。

根据本发明的一个实施例，存储器系统110可以生成对应于取消映射命令的取消映射位图表，并且随后通过取消映射位图表将命令数据1400划分为利用其对第二存储块执行取消映射操作的第二数据和利用其对第一存储块执行更新操作的第一数据。然后，存储器系统110可以利用第二数据对第二存储块执行取消映射操作，并且利用第一数据对第一存储块执行更新操作。在取消映射操作期间，控制器130可以擦除、丢弃、清除或修正存储器装置150中的取消映射数据UNMAP0至UNMAP2(1404-1408)。

图15是示意地示出根据本发明的一个实施例的存储器系统110的数据处理操作的流程图。

参考图12至图15，在步骤1510中，存储器系统110可以从主机102接收例如写入命令或者取消映射命令的命令。在步骤1520中，存储器系统110可以根据数据的优先级或类型，通过例如写入位图表或者取消映射位图表的位图，将对应于接收的命令的命令数据划分为第一数据和第二数据。

然后，在步骤1530中，如参考图12所述的，响应于命令，存储器系统110可以利用第一数据和第二数据对存储器装置150的多个管芯中的多个平面的一个或多个第一存储块和第二存储块执行命令操作。如上所述，例如，存储器系统110可以利用命令数据的第一数据对可以为SLC存储块的第一存储块(即，每个存储块i(1218、1228、1268和1278))执行命令操作，同时利用命令数据的第二数据对第一存储块之外的、可以为MLC存储块的第二存储块执行命令操作。

将命令数据划分为第一数据和第二数据(步骤1520)的操作和利用第一数据和第二数据对存储器装置150的第一和第二存储块执行命令操作的操作(步骤1530)可以如上文参照图12至图14所详细描述的。

根据本发明的各种实施例的存储器系统及其操作方法能最小化存储器系统的复杂度、减小其性能负载并且更快速且稳定地将数据处理至存储器装置。

尽管为了说明的目的已经描述了各种实施例，但对于本领域技术人员将明显的是，在不脱离如权利要求所限定的本发明的精神和/或范围的情况下可以做出各种改变和变型。