用于集成电路设计的方法与流程

本揭露是关于集成电路的设计方法。

背景技术：

半导体集成电路(ic)工业已经历了快速增长。在集成电路演化的过程中，功能密度(即，单位晶片面积互连元件的数量)增加而尺寸(即，使用制造制程可产生的最小元件(或接线))降低。此缩小制程的优势在于增加产品效率以及降低相关的成本。

集成电路演化的另一态样包括了增加集成电路设计的复杂性，以及缩短上市的时间。设计者一般面对从集成电路概念至集成电路生产的工程排程表。为满足这些挑战，设计者一般而言会先对集成电路设计进行模拟，并在将其定案之前尽可能彻底地检查集成电路设计的效能和功能。真实模拟将整个集成电路区域的元件特性变异考虑在内。这些变异通常被称为晶片上变异(on-chipvariation；ocv)。制造集成电路中的晶片上变异可由多种因素诸如在晶体管当中的通道长度变异、集成电路中热点、互连长度变异，等诸多原因所导致。典型晶片上变异的模拟使用局部变异的方法，透过假设电路特性(例如，传播延迟)具有一个固定的百分比变化量来进行时序分析。然而，吾人已发现整个集成电路晶片全部区域的局部变异并非定值，且这些变异在元件(诸如晶体管)中实际上为元件间距离的函数。此现象可称为晶片上变异空间效应(ocvspatialeffect)。

为获得更加真实的集成电路模拟，目前已尝试在模拟晶片上变异空间效应时，加入元件特性的空间相关随机变异(spatiallycorrelatedrandomvariation)。这些随机变异必须同时满足在所有元件之间的相关限制。随着在集成电路上元件的数量增加，此任务已变得日益具有挑战性。

由此，此领域的改良是必须的。

技术实现要素：

本揭露的一实施例为一种用于集成电路设计工具的方法，包含接收空间相关性矩阵，其中空间相关性矩阵中的各元素为不同坐标的一组后制造集成电路元件的多个特性值之间的空间相关性；从空间相关性矩阵中导出随机数产生函数，其中随机数产生函数具有坐标相关因数及坐标独立因数；接收集成电路设计布局，集成电路设计布局具有一组预制造集成电路元件，预制造集成电路元件各者具有一坐标及一第一特性值；对于预制造集成电路元件，使用预制造集成电路元件的坐标及随机数产生函数产生随机数；对于预制造集成电路元件，将随机数应用至第一特性值并导出一第二特性值；在具有预制造集成电路元件的第二特性值的预制造集成电路元件上运行模拟；基于模拟的结果修改该集成电路设计布局，其中以下操作的至少一者是由计算机进行：导出随机数产生函数；产生随机数；导出第二特性值；以及运行模拟。

附图说明

当结合随附附图阅读时，自以下详细描述将很好地理解本揭露的态样。应强调，根据工业中的标准实务，各特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。

图1为本揭露的部分实施例的集成电路设计及制造流程的简化方块图；

图2为图1所示的集成电路于实体设计阶段的实施例；

图3为晶片上变异空间效应的实验数据；

图4为模拟晶片上变异空间效应的方法；

图5及图6为本揭露的部分实施例的集成电路设计及制造流程的实施例；

图7及图8分别为图5及图6的集成电路设计及制造流程的步骤的实施例；

图9为本揭露的一个或多个实施例的计算机系统的示意图。

具体实施方式

以下揭露提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的组件及配置以简化本揭露。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述“第一特征形成在第二特征的上方或之上”，于实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本揭露可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及厘清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。

此外，空间相对术语，诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等等在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。此设备可以其他方式定向(旋转90度或处于其他方位上)，而本案中使用的空间相对描述词可相应地进行解释。

本揭露大致上是关于集成电路设计及制造的方法，特别是关于模拟具有空间效应的晶片上变异，以在集成电路设计期间提供接近真实的集成电路模拟的方法。

图1为用于产生集成电路114的集成电路设计及制造流程100的简化方块图。集成电路设计及制造流程100可受益于本揭露的态样。集成电路设计及制造流程100一般而言先确定集成电路的设计规格102，设计规格102包括集成电路114的设计需求。其随后进行至功能设计104，此处集成电路114划分为多个功能区，各功能区彼此相互作用以产生所欲的功能。

集成电路设计及制造流程100随后进行至电路设计106。在实施例中，电路设计使用由下而上的阶层式方法，其中基本电路组件(诸如电阻器、电容器、及晶体管)构建成多个单元(cell)，这些单元再构建成更加复杂的功能区。单元中的各组件互相耦合运作以达成所欲的功能。各单元之间的耦合是透过互连接(interconnect)所达成，亦称为配线(routing)。计算机辅助设计(computeraideddesign，cad)工具可用于将单元设计、功能区设计、及集成电路设计撷取至计算机可读文件中。在实施例中，集成电路设计以暂存器传送级(registertransferlevel；rtl)语言诸如verilog或vhdl来描述，并随后合成为网络连线表。在另一实施例中，集成电路设计可使用前述阶层式方法来表示。

随后，集成电路设计及制造流程100进行至实体设计108，包含产生集成电路设计布局。集成电路设计布局包括针对集成电路114设计的几何图案。这些几何图案分别对应至集成电路114的各组件的金属、氧化物或半导体层的图案。各层彼此结合以形成集成电路特征。例如，集成电路设计布局的一部分包括欲在半导体基板(诸如硅晶圆)中或半导体基板上形成的各集成电路特征(诸如主动区、栅电极、源极与漏极、夹层互连的金属接线与通孔，及接合垫的开口)、及沉积在此半导体基板上的各材料层。集成电路设计布局储存一个或更多数据文件中，这些文件具有集成电路的几何图案信息。例如，集成电路设计布局可以gdsii文件格式(或dfii文件格式)来表示。实体设计108的各操作于后续将在本文中更详细地描述。

随后，集成电路设计及制造流程100进行至遮罩生成110，以产生用于集成电路114的各层的一个或更多遮罩。遮罩生成110包括诸多步骤，诸如遮罩数据准备(此处将集成电路设计布局转化为可由遮罩写入器实体写入的形式)，及遮罩制造，此处由遮罩数据准备的设计布局经修改为符合特定遮罩写入器及/或遮罩制造器，并随后制造出遮罩。遮罩数据准备可包括光学邻近修正(opticalproximitycorrection；opc)及微影制程检查(lithographyprocesschecking；lpc)。遮罩数据准备可进一步包括解析度增强技术(resolutionenhancementtechnique；ret)，诸如离轴照明(off-axisillumination)、次解析度辅助特征(sub-resolutionassistfeature)、相移遮罩(phase-shiftingmask)、其他适宜技术、或其组合。

遮罩制造可使用各种已知技术。例如，遮罩可使用二元技术形成。二元遮罩包括透明基板(例如，熔融石英)，及涂覆在遮罩的不透明材料(例如，铬)以形成不透明区域。在另一实施例中，遮罩使用相移技术形成。在相移遮罩(phase-shiftingmask；psm)中，遮罩上的不同特征经配置以具有适当相位差来增强解析度及成像品质。相移遮罩可为衰减相移遮罩、交替相移遮罩、或其他类型的相移遮罩。

随后，集成电路设计及制造流程100进行至集成电路制造112。集成电路制造112可通过各种制造设施来进行。例如，可为前端制程(front-end-of-line；feol)的第一制造设施。而第二制造设施可提供用以互连及封装集成电路产品的后端制程(back-end-of-line，beol)。而第三制造设施可提供用于铸造工业的其他服务。

在实施例中，半导体晶圆使用遮罩(或数个遮罩)来形成集成电路114。半导体晶圆包括硅基板或具有在其上形成的材料层的其他适当基板。其他适当基板材料包括另一适当元素半导体，诸如金刚石或锗；适宜化合物半导体，诸如碳化硅、砷化铟、或磷化铟；或适宜合金半导体，诸如硅锗碳化物、镓砷磷化物、或镓铟磷化物。半导体晶圆可进一步包括各掺杂区域、介电特征、及多级互连(于后续制造步骤形成)。

在制造之后，在投入市场之前集成电路114通常经过封装及测试步骤。

图2为图1所示的实体设计108的细节方块图。实体设计108包括配置与配线模块202。通过配置与配线模块202的运作，标准单元、输入/输出(i/o)单元、及巨集块(诸如sram区块)配置于各区域中，彼此之间依照功能连接并最佳化信号配线。实体设计108亦包括模拟模块204。模拟模块204可包括用以验证集成电路114的功能模拟。模拟模块204可包括用以验证信号路径时序的时序模拟。模拟模块204可包括实体模拟(诸如spice模拟)，用以验证输出信号变形、信号位准、及时间延迟。在配置与配线模块202完成之后，可针对各前述模拟进行简单的集成电路电阻及电容萃取(rcextraction)。依据模拟的结果，配线及单元的配置可经进一步优化以改良模拟结果。然而，布局在后续步骤完成之前，仍无法得到更详细的电阻及电容萃取。

实体设计108亦包括用以进行布局及生成gds文件的布局/gds模块206。在配置及配线优化之后，完成实体布局(在一实施例中为gds格式)以用于进一步布局改善及签核(sign-off)验证。实体设计108亦包括设计规则检查(designrulecheck；drc)及电路布局验证(layoutvs.schematic；lvs)模块208。设计规则检查是用于验证是否满足制程需求。而电路布局验证用于取得元件的互连以产生网络连线表(netlist)，并与电路设计106中初始设计的网络连线表相比较。此步骤有时亦被称为签核(sign-off)验证。

实体设计108亦包括寄生(诸如电阻及电容)萃取模块210。在设计规则检查及电路布局验证模块208完成之后执行实体布局的电性参数萃取。依据布局所得到的互连接以及元件的寄生电阻及电容值可反映各电路元件的真实电特性。

在本实施例中，实体设计108亦包括具有空间相关性的晶片上变异模块212。晶片上变异模块212将晶片上变异的空间效应考量进来，并以特定机率分布随机化寄生值。如图3所示，整个集成电路晶片的元件特性的局部变异通常不为固定值。相反地，局部变异与元件(诸如晶体管)间的距离呈相关。因此，具有空间效应的晶片上变异的模拟，相较于局部变异的模拟更接近真实情况。元件特性可包括电容、电阻、传播延迟、信号上升时间、信号下降时间、晶体管阈值电压、其他金属氧化物半导体场效晶体管的电气参数诸如饱和区域电流、线性区域电流等等。晶片上变异模块212可透过输入制造元件(亦称为后制造元件)的相关特性，由此产生与制程(诸如在遮罩生成110及集成电路制造112中的制程)接近的随机变异。图2说明在晶片上变异模块212中具有类高斯(gaussian-like)的随机分布，此随机分布将应用至选定的标称元件特性。然，亦可采用与类高斯分布不同或除类高斯分布之外的随机分布。

随着在集成电路晶片上元件的数量增加，如何有效模拟具有空间效应的晶片上变异变是一大挑战。由于随机分布需要同时满足在全部元件之间的空间相关性限制条件，且满足的相关性限制条件的数量呈指数增长。模拟具有空间效应的晶片上变异的一方法是将集成电路晶片分为图4所示的区域，图4可划分为区域1、2、4、及5(其他区域未显示)。其中区域1包含的元件1、3、及4，区域2包含的元件2，而在区域4中包含元件5。此方法可减少模拟制程中的计算数量，但仍具有一些问题。例如，这种作法并没有将相同区域中的元件之间的空间效应列入考虑，亦无考虑跨越区域边界时产生可能产生的相关剧变。因此，相关性不再是两个元件之间的纯距离函数，而是变得位置相依(position-dependent)。例如，尽管元件1与元件4之间的距离大于元件1与元件2之间的距离，然此方法显示元件1与元件2之间的相关性大于元件1与元件4之间的相关性，此结果可能是不精确的。同样，此方法显示元件4与元件2之间的相关性等于元件1与元件2之间的相关性，然而元件1与元件2之间的距离不同于在元件4与元件2之间的距离，故此结果亦可能是不精确的。本揭露的实施例提供更精确且仍非常有效的方法以模拟具有空间效应的晶片上变异。晶片上变异模块212的更多细节将在本揭露的后续部分中论述。

再返回参看图2，实体设计108进一步包括注解模块214，可将随机化的元件特性注解至元件中。此举有助于达成更准确的设计分析及模拟。全部互连及元件的电气参数被传输至模拟模块204以根据布局及寄生效应确定进一步功能及/或信号时序偏差是否出现。在实施例中，模拟模块204使用由晶片上变异模块212所提供的随机值运行蒙特卡罗(montecarlo)模拟。布局将基于模拟结果(例如，若功能或信号时序不符合规格)作进一步调整或修改。上述调整及修改可由配置与配线模块202及布局/gds模块206进行。

当设计规则检查及电路布局验证模块208及模拟模块204均显示设计布局是符合规格时，实体设计108进行至产品定案220。即针对遮罩生成110产生数据文件。

图5及图6为本揭露的部分实施例的设计及制造集成电路元件的方法300。特定言之，实体设计108中的各任务的执行期间，方法300考虑到具有空间效应的晶片上变异。可在方法300之前、期间、及之后执行额外操作。或者，部分操作可被替代、消除，或移动以获得方法的另外实施例。方法300是实施例，且并非意欲限制本揭露，除非在申请专利范围中明确叙述。

于操作302中，方法300制造多个元件308诸如308-1、308-2、308-3、308-4、…及308-x(共有x个元件308)。在一实施例中，元件(或后制造元件)308具有测试图案(testpattern)，其用于描述一个或更多制程的特征以及获得数据点，这些数据点可用于寄生萃取及模拟具有空间效应的晶片上变异。例如，元件308可包括一或更多晶体管、电阻器、电容器、电感器、金属互连、通孔、触点、及/或其他集成电路特征。此实施例进一步而言，操作302使用一或更多测试晶圆304制造元件308，测试晶圆304包括多个晶粒306。各晶粒306包括元件308。各元件308与晶粒306上的坐标具有相关性，后续的讨论以坐标(xi,yi)来进行描述。此处，(xi,yi)分别表示在“x”方向中及在“y”方向中的元件308-i的坐标。在本实施例中，“x”及“y”方向为垂直的且平行于晶圆304顶表面的平面。在图5的实施例中，晶粒306实际上被分为n列及m行。在“x”方向中及在“y”方向中的单位长度可为相同或不同的，单位取决于在晶粒306上元件308的解析度。在另一实施例中，晶圆304为晶圆产品，晶粒306为集成电路产品，而元件308位于集成电路产品上。在实施例中，操作302使用集成电路设计及制造流程100来制造元件308。

于操作312，方法300量测欲关注元件的特性值。量测是在大量元件308上完成以得到足量的统计数据点。元件特性可为电容、电阻、传播延迟、信号上升时间、信号下降时间、晶体管阈值电压、其他金属氧化物半导体场效晶体管电气参数诸如饱和区域电流、线性区域电流、及等等。在图5所示的实施例中，值v1、v2、v3、v4、…及vx分别对应至元件308-1、308-2、308-3、308-4、…及308-x的量测数据。vi各者可呈现特定概率分布，取决于制造制程、元件308及晶粒306的设计、元件308相对于其他元件308的位置、及其他因素。

于操作314，方法300从量测值v1、v2、v3、v4、…及vx导出经选择元件特性的空间相关性矩阵r。在一实施例中，空间相关性矩阵r可表示为以下形式：

在另一实施例中，空间相关性矩阵r可表示为以下形式：

在方程式(1)及(2)中，ra,b_c,d代表位于坐标(xa,yb)及(xc,yd)的元件308的元件特性之间的相关性，其中a及c分别在[0,m]内变化，而b及d分别在[0,n]内变化。

在本实施例中，在任两个元件308之间的空间相关性为此两元件之间的欧几里德(euclidean)距离的函数。例如，针对位置(x1,y1)及(x2,y2)的两个任意元件308，两者之间的空间相关性corr((x1,y1),(x2,y2))可表示为：

corr((x1,y1),(x2,y2))＝r_(a,b_c,d)if(|x1-x2|,|y1-y2|)＝(|xa-xc|,|yb-yd|)(3)

各个空间相关性ra,b_c,d为实数，通过输入由元件308所量测的值再经由统计工具计算而获得。

于操作316中，方法300通过空间相关性矩阵r导出随机数产生函数g(x,y)，使得位于坐标(x,y)的元件(在新集成电路设计中)的随机数可通过函数g(x,y)独立产生(独立于在新集成电路中的其他元件)，且全部随机数对满足空间相关性矩阵r。

图7说明操作316的实施例。参看图7，在此实施例中，操作316包括步骤402、404、及406。在步骤402中，操作316使用二维(2d)离散傅立叶变换(dft)来解出方程式(1)的空间相关性矩阵r，借此将空间相关性矩阵r转化为空间频率u及v的三角函数的组合，每一对(u,v)具有部分相关性。此操作透过下列方程式表示：

其中：

代表空间频率u及v表示于坐标(x,y)的部分相关性，而f(u,v)代表坐标(x,y)的空间频率u及v的部分相关性对总空间相关性的对应的贡献量(contribution)。

在步骤404中，操作316对部分相关性进行标准化以导出坐标独立因数ai及坐标相关因数ωi(x,y)，如下：

乘积(aiωi(x,y))是将坐标(x,y)的空间频率u及v的部分相关性的相对贡献量进行量化。在方程式(6)中，符号“±”可为“+”或“-”任一者。

在步骤406中，操作316通过坐标独立因数ai、坐标相关因数ωi(x,y)、及高斯随机函数gaussuv(具有随机分布于高斯分布中的值)导出随机数产生函数g(x,y)，如下：

方程式(7)可重新表示为以下形式：

其中s＝(2m+1)(2n+1)。

在上述方程式(5)中，空间频率(u,v)的坐标独立因数ai的相对贡献量可用于选择随机数产生函数g(x,y)中较为重要的项。例如，若于特定空间频率(u,v)的坐标独立因数ai的相对贡献量不明显，则项(aiωi(x,y))可删除，由此降低在函数g(x,y)中项的数量并简化进一步计算。

从方程式(7)或(8)中可以看出，在确定坐标(x,y)之后，随机数产生函数变为高斯随机数gaussuv的加权线性组合。因此，特定元件所产生的随机数亦遵循高斯分布。进一步地，由晶片上变异模块212产生的变异的数量为元件数量的线性函数，而不同于传统方法中为元件数量的指数函数。这大幅度降低了在晶片上变异模块212中的计算复杂性。

图8说明操作316的另一实施例。参看图8，在此实施例中，操作316包括步骤502、504、及506。在步骤502中，操作316使用主要组件分析(pca)以导出方程式(2)的空间相关性矩阵r的特征值，λ1…λk、及特征向量ν1…νk，使得：

其中k＝(m+1)(n+1)。

在步骤504中，操作316对部分相关性进行标准化以导出坐标独立因数ai、及坐标相关因数ωi(x,y)，如下：

ωi(x,y)＝vi(x,y)(11)

乘积(aiωi(x,y))代表将坐标(x,y)的空间相关性的相对贡献量进行量化。

在步骤506中，操作316使用坐标独立因数ai、坐标相关因数ωi(x,y)、及高斯随机函数gaussuv(具有随机分布于高斯分布中的值)导出随机数产生函数g(x,y)，如下：

在上述方程式(10)中，坐标独立因数ai的相对贡献量可用于选择随机数产生函数g(x,y)中较为重要的项。例如，若坐标独立因数ai的相对贡献量是不显著的，则项(aiωi(x,y))可删减，由此降低在函数g(x,y)中项的数量并简化进一步计算。在部分实施例中，当坐标独立因数ai的相对贡献量小于一特定阈值时，即判断为不显著。

方程式(7)、(8)、及(12)可概括为以下形式：

从上述方程式(12)或(13)可以看出，在确立坐标(x,y)之后，随机数产生函数成为高斯随机数gaussuv的加权线性组合。因此，特定元件所产生的随机数亦遵循高斯分布。进一步地，由晶片上变异模块212产生的变异数量为元件数量的线性函数，而不同于传统方法中为元件数量的指数函数。这大幅度降低在晶片上变异模块212中的计算复杂性。

参看图6，方法300进行至操作318以接收具有n个元件322(包括322-1、322-2、322-3、…及322-n)的集成电路设计布局320，其中各个元件322(如元件322-1至322-n)与在集成电路设计布局320中的坐标(x,y)相关。集成电路设计布局320已由集成电路设计流程(图1)的各步骤处理，并可由实体制程进行设计(如图2所示)。例如经由晶片上变异模块212处理。进一步地，于操作326中，方法300接收元件322的特定元件特性的标称值nv1、nv2、…nvn。元件特性可为电容、电阻、传播延迟、信号上升时间、信号下降时间、晶体管阈值电压、其他金属氧化物半导体场效晶体管电气参数诸如饱和区域电流、线性区域电流、及等等。标称值由在方法300的实施例中的寄生萃取模块210产生。集成电路设计布局320制造于一或更多晶圆上，其中集成电路设计布局320的制程条件与制造晶圆304的条件相同或实质上类似。为模拟接近真实制造条件的集成电路设计布局320，这些标称值需要给定一个确定性的随机变异值。随机变异可为上文论述的具有空间效应的晶片上变异。

于操作324中，方法300使用随机数生产函数g(x,y)以产生一系列随机数r1、r2、…、rn，分别对应至各标称值nv1、nv2、…nvn。在本实施例中，操作324将元件322的各坐标提供至方程式(7)、(8)、或(12)所示的函数g(x,y)产生随机数。对于各元件，提供至gaussi的函数的数量为晶粒306中的元件数量的线性函数。因此，在操作324中的总计算量为晶粒306中的元件数量及集成电路设计布局320中的元件数量的线性函数。

于操作328中，方法300进行(1+ri)与nvi的逐对乘法，其中i＝1、2、…n。乘积((1+ri)…nvi)呈现如图6所示的高斯分布。于操作330中，方法300以可由进一步设计工具或模块(诸如注解模块214或模拟模块204)存取的数据格式来输出随机化元件特性值，此设计工具或模块可使用随机化元件特性值进行蒙特卡罗(montecarlo)模拟。在实施例中，方法300将具有随机化元件特性值的集成电路设计布局320储存在非暂态记忆体中，此随机化元件特性值可由计算机化设计工具(诸如注解模块214或模拟模块204)存取。在实施例中，晶片上变异模块212(图2)包括操作316、318、324、326、328、及330。

如上所述，集成电路设计布局320经由集成电路设计及制造流程100(图1及图2)进行处理。根据本揭露的态样，具有随机化元件特性值的集成电路设计布局320的模拟相较于已知方法更接近实际情况。当定案集成电路设计布局320(图2)并制造最终集成电路产品时，最终集成电路产品将具有多产量。

现在参看图9，图示用于实施上述方法的实施例的说明性集成电路设计系统600(或计算机系统)。例如，操作314、316、318、324、326、328、及330的至少一者通过集成电路设计系统600进行。进一步地，图2的一或更多操作通过集成电路设计系统600进行。仍进一步地，图7及图8的一或更多操作通过集成电路设计系统600进行。

集成电路设计系统600包括通过一或更多总线612互连的微处理器602、输入装置604、储存装置606、视讯控制器608、系统记忆体610、显示器614、及通信装置616。

微处理器602可为一或更多通用处理装置诸如微处理器、中央处理单元、或类似者。更特定而言，微处理器602可为复杂指令集计算(complexinstructionsetcomputing，cisc)微处理器、精简指令集计算(reducedinstructionsetcomputing，risc)微处理器、超长指令词(verylonginstructionword，vliw)微处理器、或实施其他指令集的处理器或实施指令集组合的处理器。微处理器602亦可为一或更多专用处理装置诸如特殊应用集成电路(applicationspecificintegratedcircuit，asic)、现场可编程门阵列(fieldprogrammablegatearray，fpga)、数字信号处理器(digitalsignalprocessor，dsp)、网络处理器、或类似者。微处理器602经配置以执行用于进行本文论述的操作及步骤的指令。

储存装置606为非暂时性计算机可读储存媒体，包含暂时性传播信号之外的全部计算机可读储存媒体。计算机可读媒体的一些常见的形式包括，例如，软盘、挠性磁盘、硬盘、磁带、任何其他磁性媒体、cd-rom、任何其他光学媒体、打孔卡片、纸带、具有孔图案的任何其他实体媒体、ram、prom、eprom、flash-eprom、任何其他记忆体晶片或储存匣、或计算机适用于从其读取的任何其他媒体。例如，储存装置606可为软盘、磁性硬盘(hdd)、固态驱动器(ssd)、或光学记忆体(例如，cd-rom、dvd、及蓝光光盘(blu-raydisc))。此外，储存装置606可能够接收软盘、cd-rom、dvd-rom、或可含有计算机可执行指令的任何其他形式计算机可读媒体。

进一步地，通信装置616可为数据机、网络卡、或任何其他装置以实现计算机系统与其他节点通信。应了解任何计算机系统可代表多个互相连接(不论通过内部网络或网际网络)的计算机系统，这些计算机系统包括但不限制于个人计算机、大型主机、pda、及蜂巢式电话。

计算机系统一般而言至少包括能够执行机器可读指令的硬件，以及用于执行产生所要结果的行为(通常机器可读指令)的软件。此外，计算机系统可包括硬件及软件的混合，以及计算机子系统。

硬件一般至少包括有处理器能力的平台，诸如客户机(亦称为个人计算机或服务器)、及手持处理装置(诸如智能电话、个人数字助理(personaldigitalassistant；pda)、或个人计算装置(personalcomputingdevice；pcd))。进一步地，硬件可包括能够储存机器可读指令的任何实体装置，诸如记忆体或其他数据储存装置。其他形式硬件包括硬件子系统，此硬件子系统包括传送装置例如数据机、数据机卡、端口、及端口卡。

软件包括储存在任何记忆体媒体(诸如ram或rom)中的任何机器码，及储存在其他装置(诸如软盘、快闪记忆体、或cdrom)上的机器码。例如，软件可包括原始码(sourcecode)或目的码(objectcode)。此外，软件涵盖能够在客户机或服务器中执行的任何指令集。

于本揭露的特定实施例中，软件及硬件的组合亦能增加功能及强化效能。于一实施例中，可在硅晶片中直接制造软件功能。因此，应了解硬件及软件的组合的等效结构或方法亦属于本揭露的计算机系统的范畴。

系统可经设计以在任何特定架构上工作。例如，此系统可在单计算机、区域网络、主从式网络、广域网络、网际网络、手持及其他可携式无线装置及网络上执行。

尽管不意欲为限制，本揭露的一或更多实施例为集成电路设计及制造提供了许多益处。例如，本揭露的实施例提供了一种方法，此方法通过萃取具有空间效应的晶片上变异，并将此晶片上变异应用至新集成电路设计。根据本揭露的方法根据独立装置的坐标来模拟晶片上变异，相较于根据不同区域的装置来模拟的方法相比具有更高精确性模拟。进一步地，本揭露的晶片上变异模拟方法的计算复杂性与集成电路设计布局中的元件数量呈线性关系而非指数关系。这大幅度降低由设计工具所需的计算资源。

本揭露的一实施例为一种用于集成电路设计工具的方法，包含接收空间相关性矩阵，其中空间相关性矩阵中的各元素为不同坐标的一组后制造集成电路元件的多个特性值之间的空间相关性；从空间相关性矩阵中导出随机数产生函数，其中随机数产生函数具有坐标相关因数及坐标独立因数；接收集成电路设计布局，集成电路设计布局具有一组预制造集成电路元件，预制造集成电路元件各者具有一坐标及一第一特性值；对于预制造集成电路元件，使用预制造集成电路元件的坐标及随机数产生函数产生随机数；对于预制造集成电路元件，将随机数应用至第一特性值并导出一第二特性值；在具有预制造集成电路元件的第二特性值的预制造集成电路元件上运行模拟；基于模拟的结果修改该集成电路设计布局，其中以下操作的至少一者是由计算机进行：导出该随机数产生函数；产生随机数；导出第二特性值；以及运行模拟。

依据本揭露的部分实施例，其中空间相关性矩阵表示为：

其中ra,b_c,d代表坐标(xa,yb)及(xc,yd)的后制造集成电路元件的特性值之间的相关性，a及c各者在[0,m]内变化且b及d各者在[0,n]内变化，其中m及n是大于1的整数；以及

其中导出随机数产生函数包括：

对r进行二维离散傅立叶变换(2-ddft)，由此导出空间频率u及v，使得：

以及；建构随机数产生函数g(x,y)，其中：

其中gaussuv为具有高斯分布的随机数。

依据本揭露的部分实施例，在使用预制造集成电路元件的坐标及随机数产生函数g(x,y)产生随机数之前，进一步包括删减随机数产生函数(x,y)的项。

依据本揭露的部分实施例，其中集成电路元件的特性包括下列之一：电容、电阻、传播延迟、信号上升时间、信号下降时间、晶体管阈值电压、饱和区域电流、及线性区域电流。

依据本揭露的部分实施例，其中通过将随机数应用至第一特性值导出第二特性值包含将第一特性值与随机数加一相乘。

依据本揭露的部分实施例，此方法进一步包括定案集成电路设计布局。

本揭露的另一实施例为一种用于集成电路设计的方法，包含接收一组后制造集成电路元件的特性值的空间相关性矩阵r，其中：

其中ra,b_c,d代表坐标(xa,yb)及(xc,yd)的后制造集成电路元件的特性值之间的相关性，a及c各者在[0,m]内变化且b及d各者在[0,n]内变化，其中m及n是大于1的整数；

导出r的特征值，λ1…λk，及特征向量，ν1…νk，使得：

建构一随机数产生函数g(x,y)，其中：

其中gaussi是具有高斯分布的随机数；接收具有一组预制造集成电路元件的集成电路设计布局，预制造集成电路元件各者具有一坐标及一第一特性值；针对预制造集成电路元件各者而言，使用各个预制造集成电路元件的坐标及随机数产生函数g(x,y)产生一随机数；针对预制造集成电路元件各者而言，通过第一特性值与随机数加一相乘来导出一第二特性值；以及将具有预制造集成电路元件的第二特性值的集成电路设计布局储存在非暂时性记忆体中，用以在晶圆上制造集成电路设计布局的制程中，由集成电路模拟工具使用，其中以下操作的至少一者是通过计算机进行：导出r的特征值及特征向量；建构随机数产生函数g(x,y)；使用各个预制造集成电路元件的坐标及函数g(x,y)产生随机数；以及导出第二特性值。

依据本揭露的部分实施例，此方法进一步包括接收后制造集成电路元件。量测后制造集成电路元件的特性值。导出空间相关性矩阵r。

依据本揭露的部分实施例，其中后制造集成电路元件在一或更多测试晶圆上制造。

依据本揭露的部分实施例，此方法进一步包括导出一坐标独立因数ai及一坐标相关因数ωi(x,y)，其中：

ωi(x,y)＝vi(x,y)

当ai小于一阈值时从随机数产生函数g(x,y)中删减项(aiωi(x,y))。

依据本揭露的部分实施例，此方法进一步包括运行具有预制造集成电路元件的特性的第二特性值的集成电路设计布局的模拟。

依据本揭露的部分实施例，此方法进一步包括：若集成电路设计布局的模拟不令人满意，则修改集成电路设计布局。

依据本揭露的部分实施例，此方法进一步包括：在集成电路设计布局的模拟令人满意的情况下，定案集成电路设计布局。

本揭露的又一实施例为一种集成电路设计系统，包含非暂时性记忆体、一或更多硬件处理器，耦合至非暂时性记忆体，一或更多硬件处理器执行用于进行操作的指令，操作包含：接收一组后制造集成电路元件的特性值的空间相关性矩阵r，其中

其中在r中各元件ra,b_c,d代表坐标(xa,yb)及(xc,yd)的后制造集成电路元件的特性值之间的相关性，其中a及c各者在[0,m]内变化且b及d各者在[0,n]内变化，其中m及n是大于1的整数；

对r进行二维离散傅立叶变换(2-ddft)，由此导出空间频率u及v，使得：

以及建构随机数产生函数g(x，y)，其中：

其中gaussuv为具有高斯分布的随机数。

依据本揭露的部分实施例，操作进一步包括接收具有一组预制造集成电路元件的集成电路设计布局，预制造集成电路元件各者具有坐标及第一特性值。使用预制造集成电路元件的坐标及随机数产生函数g(x,y)产生随机数。将随机数应用至第一特性值导出的第二特性值。

依据本揭露的部分实施例，操作进一步包含：模拟具有预制造集成电路元件的第二特性值的集成电路设计布局。

依据本揭露的部分实施例，操作进一步包括：当集成电路设计布局的模拟令人满意时，定案集成电路设计布局。

依据本揭露的部分实施例，这些操作进一步包括：删减随机数产生函数g(x,y)的项。

上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。