基于SDR的面向物联网的ASIP架构及设计方法与流程

本发明属于asip技术领域，具体涉及一种基于sdr的面向物联网的asip架构及对该架构的设计方法。

背景技术：

专用指令集处理器asip(applicationspecificinstructionsetprocessor)专门针对某领域的算法进行架构设计，能够达到接近asic的处理效率。同时通过可编程的指令集，asip能够实现各种异构算法的高效实现和实时切换，也能够通过修改软件以支持新的算法，而不需要重新修改芯片设计。因此，asip能够极大的减少流片次数，延长设备的生命周期，具有显著的经济和环保效益。

近几年无线数字信号处理asip成为了研究的热点,美国密歇根大学提出了按需信号处理(signal-processingon-demandarchitecture-soda)架构；比利时的imec研究中心提出了adres架构；瑞典林雪平大学和coresonicab提出了simt架构以及荷兰飞利浦公司提出了向量处理器evp架构和美国sandbridge公司的sandblaster架构。由于基于ltecat.0/wi-fi双模基带的概念较新，通过查阅文献，设计仅限于fpga的asic实现。

考虑到提出的面对物联网的自适应混合算法需要硬件电路能在不同的算法中动态切换，传统的asic电路已经无法提供足够的灵活度。而asip基于其优点成为实现该算法必不可少的载体。而如何在提取的核心算法基础上，按照asip设计方法学，设计出一个高效、高精度的asip的指令集和微结构，是目前急需解决的问题。

技术实现要素：

本发明的主要目的在于提供一种基于sdr的面向物联网的asip架构及对该架构的设计方法，以提供一种高效、高精度的asip的指令集和微结构应用在物联网领域。

本发明一方面提供了一种基于sdr的面向物联网的多核异构asip架构，所述架构基于simd和vliw内核的多核异构，包括运算单元、寄存器文件、内存访问单元、存储子系统以及用于各单元数据交互的可重构的片上网络；

所述运算单元包括浮点乘加单元、实数除法单元、定点乘加单元、复数算术逻辑单元以及cordic算法单元。

优选的，所述内存访问单元为直接内存访问单元。

优选的，所述定点乘加单元和所述复数算术逻辑单元在同一内核。

优选的，所述浮点乘加单元、实数除法单元位于同一内核。

本发明另一方面还提供了一种asip架构的设计方法，用于对上述的基于sdr的面向物联网的多核异构asip架构进行设计，包括：

s1、架构建模；

s2、评估与验证；

所述架构建模采用synopsys公司的专用指令集处理器工具ipdesigner及nml高级建模语言对asip指令集架构进行建模，采用cycle-true和bit-true的c语言对可重构加速器进行建模；

所述评估与验证包括：

a)用nml高级建模语言对asip进行建模，生成可综合的硬件描述语言rtl代码、编译器、指令集仿真器工具链；

b)将面向物联网的数字信号处理算法用asip指令集汇编和c语言混合实现，并利用sdk结合自定义的架构文件和指令集生成固件；

c)通过指令集仿真器对固件进行仿真，将仿真结果与算子仿真平台结果进行对比，确保实现正确；

d)通过synopsysvcs电路仿真工具对asip电路实现进行仿真，确保结果与指令集仿真器运行固件仿真的结果一致，并产生波形文件；

e)将rtl代码用synopsysdesigncompiler基于28纳米以下工艺库进行综合，使用iccompiler进行布局布线；得出可信的时钟频率结果，量化评估asip架构的处理性能；使用primetime工具结合所述波形文件进行asip动态功耗评估；

f)将rtl代码通过综合、布局布线最终生成fpga的bit文件，下载到fpga上进行验证。

与现有技术相比，本发明具有如下有益效果：

本发明在提取动态自适应算法的核心算子工作完成后，针对物联网领域，根据上行检测自适应混合算法及核心算子集合，提出了多核异构并行处理方案，选择了浮点复数乘累加等单元，设计了数据存储器和程序存储器，采用寄存器文件，实现了多个承担不同核心算子的处理单元间共享数据及数据的交互，解决了高吞吐量的大矩阵运算的指令集和微结构方案的选择，实现了数据存储的本地和全局分配优化，降低了功耗。

附图说明：

图1不同电路系统实现方式的能效-灵活性分析图；

图2asip设计方法学流程；

图3并行架构的设计空间；

图4基于sdr平台的架构设计；

图5浮点乘加运算单元结构；

图6设计验证流程图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将结合实施例来详细说明本发明。

随着无线技术的发展，网络设施的复杂化和异构化日益严重，基于软件定义无线电(sdr)平台的无线系统由于其可以灵活配置的优点已经成为主流。sdr平台的核心技术是用于数字信号处理的超大规模集成电路。然而，随着半导体工艺向更先进的10纳米发展，芯片设计和流片的费用剧增(28纳米流片费用已经达到150万美元/次)，使得专用集成电路asic的研发成本急速上升。固定功能的asic无法支持不同算法在不同场景下的动态切换，也无法支持通过软件升级算法来提升系统性能。而传统的可编程逻辑阵列fpga虽然具有很大的灵活性，但是受成本和功耗的限制，无法大规模部署。专用指令集处理器asip专门针对某领域的算法(例如无线数字信号处理)进行架构设计，能够达到接近asic的处理效率。同时通过可编程的指令集，asip能够实现各种异构算法的高效实现和实时切换，也能够通过修改软件以支持新的算法，而不需要重新修改芯片设计。因此，asip能够极大的减少流片次数，延长设备的生命周期，具有显著的经济和环保效益。

图1为多种电路系统实现方式的能效和灵活性分析图。由图可见，专用指令集处理器asip在能效和灵活性之间达到了折衷处理。

面向物联网的数字信号处理的asip对于加快物联网实用发展，具有重要的指导意义。对于确保我国在信息产业全球竞争中处于领先地位有很强的迫切性。因此，本发明选择面向物联网数字信号处理中的无线多模基带平台作为突破口，对适合于无线多模信号处理的asip架构进行研究。在asip设计方法学的框架下，针对核心算子优化的asip架构研究。

在提取动态自适应算法的核心算子工作完成后，本发明要实现asip架构需要解决如下问题：1)多核异构asip的片上互联架构。2)针对大矩阵运算的定制精度浮点处理器数据面和控制面研究。3)多核异构asip的存储子系统。

本发明在asip设计方法学(如图2所示)的框架下，按照从算法研究到核心算子提取，再到指令集架构提取和asip微结构研究四个层次，在不同层次间反复迭代优化，实现算法-电路系统的联合创新。

a.asip架构研究

设计面向物联网的低功耗无线多模基带专用指令集处理器，需要在asip设计方法学的指导下，从提取的核心算子中归纳asip指令集。然后再根据指令集来探索微结构上的创新实现。根据flynn分类[1]，处理器可分为以下几种：单指令单数据流(sisd)、单指令多数据流(simd)、多指令单数据流(misd)、多指令多数据流(mimd)。sisd是传统顺序执行的单处理器结构，其指令部件每次只对一条指令译码，并只对一个操作部件分配数据；simd定义了向量处理器，各处理单元以同步形式执行同一条指令；

misd通常被认为是不实际的，但是并行指令架构(如超长指令字vliw)属于misd结构；mimd能够实现任务、指令等全面并行。图3所示为并行架构的设计空间。

asip是为某一类信号处理算法专门设计的，针对核心算子进行架构优化，以实现信号处理性能和芯片面积以及功耗等成本的折衷。结合面向物联网数字信号处理涉及的核心算子(例如大规模矩阵运算等)，本发明提出了一种针对面向物联网数字信号处理的多核异构架构，该架构围绕核心算子设计了simd、vliw、可重构加速器等部件，包括运算单元、寄存器文件、内存访问单元、存储子系统以及用于各单元数据交互的可重构的片上网络。从性能、面积、功耗等各方面综合考虑来进行架构设计探索。

如图4所示为的处理器架构图，图中包含了多个浮点复数乘累加单元(fpcmac)和用来计算的浮点运算单元、实数除法单元(实数除法器、开方器)、复数算术逻辑单元以及cordic算法单元等。由于massivemimo上行检测算法需要做大规模矩阵的求逆和分解，非ieee的浮点数据类型可以在可接受的实现成本前提下为大规模矩阵操作提供足够的动态范围。另外，由于浮点数据类型的使用，定点数的幅值范围问题将不复存在，这大大降低了软件开发的成本。其中，定点乘加单元和复数算术逻辑单元可用来处理快速傅立叶变换(fft/ifft)和小规模矩阵运算，而浮点乘加运算单元和实数除法器的相结合可用来计算矩阵求逆。浮点乘加运算单元如图5所示。

其中内存访问单元选择为直接内存访问单元。所述存储子系统可以包括数据存储单元和程序存储单元。

这样一个异构多核处理平台可以在提供足够灵活性的前提下，实现面积和功耗等性能的优化。

可见，本发明在提取动态自适应算法的核心算子工作完成后，解决了以下问题：1)多核异构asip的片上互联架构。根据上行检测自适应混合算法及核心算子集合，提出了多核异构方案。该方案的关键在于多个承担不同核心算子的处理单元间如何共享数据及数据的交互。2)针对大矩阵运算的定制精度浮点处理器数据面和控制面研究。重点解决了高吞吐量的大矩阵运算的指令集和微结构方案选择。3)多核异构asip的存储子系统。该问题的关键在于数据存储的本地和全局分配优化，包括存储空间的优化以及数据搬移带来的功耗评估。

本发明另一方面还提供了asip的设计流程，如下：

1)架构建模：采用了synopsys公司的专用指令集处理器工具ipdesigner及nml高级建模语言对asip指令集架构进行建模，而外围的可重构加速器可以用cycle-true和bit-true的c语言进行建模，该工具可以自动产生编译器和指令集仿真器，并且提供不同抽象层次的异构系统仿真能力。通过多方面的指令集性能分析器(profiler)，可分析指令集架构的时钟开销和存储空间占用，促进架构级的优化处理。该工具还可以自动产生电路系统行为级rtl代码，供后端综合和布局布线使用。

2)电路性能评估与验证流程

设计验证流程如图6所示。

用nml处理器描述高级语言对面向物联网专用指令集处理器asip进行建模，生成可综合的硬件描述语言rtl代码、编译器、指令集仿真器等工具链。

将面向物联网的数字信号处理算法用专用指令集处理器指令集汇编和c语言混合实现，并利用sdk结合自定义的架构文件和指令集生成固件。

通过指令集仿真器对固件进行仿真，将仿真结果与研究内容二中的算子仿真平台结果进行对比，确保实现正确。

通过synopsysvcs电路仿真工具对asip电路实现进行仿真，确保其结果与指令集仿真器运行固件仿真的结果一致，并产生波形文件，用于后续芯片功耗分析。

将可综合的rtl代码用synopsysdesigncompiler基于28纳米以下工艺库进行综合，使用iccompiler进行布局布线。得出可信的时钟频率结果，量化评估asip架构的处理性能。使用primetime工具结合仿真波形进行asip动态功耗评估。

f)将可综合的rtl代码通过综合、布局布线最终生成fpga的bit文件，下载到fpga上进行验证，并可以进行演示。

本发明针对面向物联网数字信号处理的专用指令集处理器能够通过加载不同的软件程序支持不同算法和无线资源配置的动态切换，而不需要重新设计硬件。这对于无线系统支持异构和灵活的频谱资源是非常重要的。对面向物联网数字信号处理的核心算子进行了研究，从运算复杂度、数值稳定性和并行性方面进行了考虑，为后续电路系统实现打下了基础。最终在此基础上进行了专用指令集处理器架构研究，对处理器架构进行优化和定量分析，实现了高性能、低能耗、灵活度高的面向物联网的低功耗无线多模基带专用指令集处理器。结合28纳米以下的先进半导体工艺，对处理器的面积、性能和功耗进行仿真，产生可靠的量化评估结果，实现了算法和架构的联合优化。

需要注意的是，具体实施方式仅仅是对本发明技术方案的解释说明，不应将其理解为对本发明技术方案的限定，任何采用本发明实质发明内容而仅作局部改变的，仍应落入本发明的保护范围内。