本申请要求2017年5月11日向韩国知识产权局提交的编号为10-2017-0058826的韩国专利申请的优先权，其内容通过引用整体合并于此。
各种实施例总体而言可以涉及一种半导体技术，更具体地，涉及一种时钟发生电路、半导体器件和半导体系统。
背景技术
电子装置可以包括大量的电子元件。作为电子装置的计算机系统可以包括很多用半导体器件配置的电子元件。构成计算机系统的半导体器件可以同步于时钟信号来传输和接收数据。随着系统的工作速度增加，时钟信号的速度持续增加，此外，构成系统的半导体器件被设计成工作于更高的频率。为了对这些半导体器件执行精确的测试，用于测试半导体器件的测试仪器应当能够提供高速时钟信号。用于测试半导体器件的测试仪器昂贵，从而半导体器件的制造商不可能与半导体器件的开发速度一致地频繁更换测试仪器。因此，需要能够通过使用表现较差的测试仪器来对半导体器件执行高速测试的方法。
技术实现要素：
在一个实施例中，可以提供一种半导体器件。半导体器件可以包括：时钟发生电路，被配置成：从外部装置接收数据时钟信号，在第一操作模式中接收具有第一频率的第一时钟信号对作为数据时钟信号，在第二操作模式中接收具有第二频率的第二时钟信号对以及与第二时钟信号对具有预定相位差的第三时钟信号对作为数据时钟信号，以及产生具有第二频率的多个内部时钟信号。半导体器件可以包括：数据输入和输出(输入/输出)电路，被配置成基于所述多个内部时钟信号来接收或传输数据。
在一个实施例中，可以提供一种半导体系统。半导体系统可以包括：外部装置，被配置成提供第一数据时钟信号以及提供与第一数据时钟信号具有相同频率而与第一数据时钟信号具有90度相位差的第二数据时钟信号，以及基于占空比信息来调节第一数据时钟信号和第二数据时钟信号的相位。半导体系统可以包括：半导体器件，被配置成：基于第一数据时钟信号和第二数据时钟信号来产生第一测试时钟信号和第二测试时钟信号，提供第一测试时钟信号和第二测试时钟信号作为多个内部时钟信号，以及通过检测第一数据时钟信号和第二数据时钟信号的占空比来产生占空比信息。
在一个实施例中，可以提供一种半导体器件。半导体器件可以包括：时钟发生电路，被配置成基于接收的数据时钟信号来在第一操作模式和第二操作模式二者中接收具有至少一个彼此不同频率的数据时钟信号以及产生内部时钟信号。内部时钟信号可以在第一操作模式中产生，该内部时钟信号与在第二操作模式中产生的内部时钟信号具有实质上相同的频率和相位差。
附图说明
图1是图示根据一个实施例的半导体系统的配置的示例表示的示图。
图2是示意性地图示根据一个实施例的半导体器件的配置的示例表示的示图。
图3是图示根据一个实施例的时钟发生电路的配置的示例表示的示图。
图4a和图4b是用于辅助解释根据实施例的半导体系统和时钟发生电路的操作的波形图的示例表示。
图5是图示根据一个实施例的时钟发生电路的配置的示例表示的示图。
图6是图示根据一个实施例的时钟发生电路的配置的示例表示的示图。
具体实施方式
在下文中，将通过实施例的各个示例参照附图来在下面描述包括时钟发生电路的半导体器件以及半导体系统。
图1是图示根据一个实施例的半导体系统1的配置的示例表示的示图。参见图1，半导体系统1可以包括外部装置110和半导体器件120。外部装置110可以提供半导体器件120工作所必须的各种控制信号。外部装置110可以包括各种类型的装置。例如，外部装置110可以为主机装置，诸如中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)、数字信号处理器、应用处理器ap和存储器控制器。外部装置110可以为用于测试半导体器件120的测试装置或测试仪器。半导体器件120可以为存储装置，而存储装置可以包括易失性存储器或非易失性存储器。易失性存储器可以包括sram(静态ram)、dram(动态ram)或sdram(同步dram)，而非易失性存储器可包括rom(只读存储器)、prom(可编程rom)、eeprom(电可擦除可编程rom)、eprom(电可编程rom)、闪存、pram(相变ram)、mram(磁ram)、rram(电阻式ram)或fram(铁电ram)。
在第一操作模式中，半导体器件120可以与用作主机装置的外部装置110耦接。在第二操作模式中，半导体器件120可以与用作测试仪器的外部装置110耦接。第二操作模式可以指测试操作，而第一操作模式可以指除测试操作之外的所有操作。例如，在半导体器件120制造之后，半导体器件120可以通过与用作测试仪器的外部装置110耦接来测试。在测试完成之后，半导体器件120可以通过与用作主机装置的外部装置110耦接来执行各种操作。
半导体器件120可以通过多个总线与外部装置110耦接。所述多个总线可以为用于传输信号的信号传输路径、链路或通道。多个总线可以包括命令总线、地址总线、时钟总线和数据总线。图1仅图示了传输时钟信号的时钟总线和传输数据的数据总线。时钟总线可以为单向总线，而数据总线可以为双向总线。半导体器件120可以通过第一时钟总线101与外部装置110耦接，以及通过第一时钟总线101来接收数据时钟信号wclk和wclkb。数据时钟信号wclk和wlckb可以包括多个数据时钟信号对。数据时钟信号wclkb可以为数据时钟信号wclk的互补时钟信号。半导体器件120可以通过数据总线102与外部装置110耦接，以及可以通过数据总线102来从外部装置110接收数据dq或者将数据dq传输给外部装置110。半导体器件120还可以包括第二时钟总线103，以及可以额外地通过第二时钟总线103来接收从外部装置110传输来的系统时钟信号hclk。
半导体器件120可以包括时钟发生电路121、数据输入/输出电路122和内部电路123。时钟发生电路121可以通过时钟焊盘131与第一时钟总线101耦接，以及可以接收数据时钟信号wclk和wlckb以及产生多个内部时钟信号inclk。在第一操作模式中，时钟发生电路121可以接收具有第一频率的第一时钟信号对作为数据时钟信号wclk和wclkb，以及产生多个内部时钟信号inclk。在第二操作模式中，时钟发生电路121可以接收具有第二频率的第二时钟信号对和具有第三频率且与第二时钟信号对具有预定相位差的第三时钟信号对作为数据时钟信号wclk和wclkb，以及产生多个内部时钟信号inclk。没有限制本发明的意思，例如，第二频率可以为第一频率的一半，而预定相位差可以为90度。在第一工作模式中，时钟发生电路121可以接收具有第一频率的数据时钟信号wclk和wclkb、对数据时钟信号wclk和wclkb分频以及产生多个内部时钟信号inclk。在第二操作模式中，时钟发生电路121可以接收具有第二频率的数据时钟信号wclk和wclkb、缓冲数据时钟信号wclk和wclkb以及产生多个内部时钟信号inclk。多个内部时钟信号inclk彼此可以具有90度的相位差，且具有第二频率。
数据输入/输出电路122可以通过数据焊盘132与数据总线102耦接，以及可以接收从外部装置110传输来的数据dq或者将数据dq传输给外部装置110。数据输入/输出电路122可以接收从时钟发生电路121产生的多个内部时钟信号inclk。数据输入/输出电路122可以基于多个内部时钟信号inclk来执行对数据dq的输入/输出操作。数据输入/输出电路122可以同步于多个内部时钟信号inclk来将数据dq传输给外部装置110，以及可以同步于多个内部时钟信号inclk来接收从外部装置110传输来的数据dq。内部电路123可以包括配置半导体器件120的逻辑电路之中的除时钟发生电路121和数据输入/输出电路122之外的任何逻辑电路。内部电路123可以通过时钟焊盘133与第二时钟总线103耦接。内部电路123可以通过第二时钟总线103接收系统时钟信号hclk。内部电路123可以基于系统时钟信号hclk来执行各种操作。例如，内部电路123可以基于系统时钟信号hclk来从外部装置110接收诸如命令信号的控制信号。例如，基于该命令信号，半导体器件120可以进入睡眠模式(诸如下电模式、待机模式或深度下电模式)或者通过退出睡眠模式来进入激活模式。
图2是示意性地图示根据一个实施例的半导体器件200的配置的示例表示的框图。半导体器件200可以通过分成多个字节区域来工作。字节区域可以为物理划分的区域或不是物理划分而是逻辑划分的区域。半导体器件200可以包括第一字节区byte1和第二字节区byte2。半导体器件200可以包括设置在第一字节区byte1中的第一时钟发生电路211和第一数据输入/输出电路212，以及设置在第二字节区byte2中的第二时钟发生电路221和第二数据输入/输出电路222。第一时钟发生电路211和第二时钟发生电路221可以为图1的时钟发生电路121的元件，而第一输入/输出电路212和第二输入/输出电路222可以为图1的数据输入/输出电路122的元件。半导体器件200可以通过接收高速时钟信号来工作。随着时钟信号的频率增加，时钟信号的脉冲宽度和幅度可以减小。因此，随着用于处理同一带宽的数据的时钟信号的频率增加，可能难以确保精确的数据输入/输出操作。例如，当假定数据的带宽为16时，在通过使用从数据时钟信号对产生的内部时钟信号来对16个数据执行全部输入/输出操作的情况下，由于内部时钟信号的负载太大，因此可能难以精确地执行数据输入/输出操作。因此，半导体器件200可以将要在对数据的输入/输出操作中使用的内部时钟信号分开并使用。例如，第一时钟发生电路211可以从第一数据时钟信号wclk1和wclk1b产生多个第一内部时钟信号inclk1，以及第一数据输入/输出电路212可以基于第一内部时钟信号inclk1来对第一数据dq<0>至第八数据dq<7>执行输入/输出操作。第二时钟发生电路221可以从第二数据时钟信号wclk2和wclk2b产生多个第二内部时钟信号inclk2，以及第二数据输入/输出电路222可以基于第二内部时钟信号inclk2来对第九数据dq<8>至第十六数据dq<15>执行输入/输出操作。通过分成字节区来执行输入/输出操作，即使在基于具有高频率的时钟信号来工作时，半导体器件200也可以扩展数据的有效窗口、视野和/或持续时间。
图3是图示根据一个实施例的时钟发生电路300的配置的示例表示的示图。时钟发生电路300可以用作图1和图2中所示的时钟发生电路121、211和221。时钟发生电路300可以接收数据时钟信号以及产生多个内部时钟信号。在半导体器件的第一操作模式中，时钟发生电路300可以接收第一时钟信号对作为数据时钟信号，以及基于数据时钟信号来产生多个内部时钟信号。在半导体器件的第二操作模式中，时钟发生电路300可以接收第二时钟信号对和第三时钟信号对作为数据时钟信号，以及基于数据时钟信号来产生多个内部时钟信号。
时钟发生电路300可以包括第一时钟发生电路310和第二时钟发生电路320。第一时钟发生电路310可以设置在第一字节区byte1中，且可以接收第一数据时钟信号wclk1和wclk1b以及产生多个第一内部时钟信号inclk10、inclk11、inclk12和inclk13。第二时钟发生电路320可以设置在第二字节区byte2中，且可以接收第二数据时钟信号wclk2和wclk2b以及产生多个第二内部时钟信号inclk20、inclk21、inclk22和inclk23。第一时钟发生电路310在第一操作模式中可以接收第一时钟信号对作为第一数据时钟信号wclk1和wclk1b，而在第二操作模式中可以接收第二时钟信号对作为第一数据时钟信号wclk1和wclk1b。第二时钟发生电路320在第一操作模式中可以接收第一时钟信号对作为第二数据时钟信号wclk2和wclk2b，而在第二操作模式中可以接收第三时钟信号对作为第二数据时钟信号wclk2和wclk2b。
第一时钟发生电路310可以包括第一时钟缓冲器311、第一正常时钟路径312和第一测试时钟路径313。第一时钟缓冲器311可以接收从外部装置传输来的第一数据时钟信号wclk1和wclk1b。第一正常时钟路径312可以与第一时钟缓冲器311耦接，以及通过第一时钟缓冲器311来接收第一数据时钟信号wclk1和wclk1b。第一正常时钟路径312可以对第一数据时钟信号wclk1和wclk1b分频，以及产生多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b。第一测试时钟路径313可以与第一时钟缓冲器311耦接，以及通过第一时钟缓冲器311来接收第一数据时钟信号wclk1和wclk1b。第一测试时钟路径313可以缓冲第一数据时钟信号wclk1和wclk1b，以及产生第一测试时钟信号tclk1和tclk1b。
第二时钟发生电路320可以包括第二时钟缓冲器321、第二正常时钟路径322和第二测试时钟路径323。第二时钟缓冲器321可以接收从外部装置传输来的第二数据时钟信号wclk2和wclk2b。第二正常时钟路径322可以与第二时钟缓冲器321耦接，以及通过第二时钟缓冲器321来接收第二数据时钟信号wclk2和wclk2b。第二正常时钟路径322可以对第二数据时钟信号wclk2和wclk2b分频，以及产生多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b。第二测试时钟路径323可以与第二时钟缓冲器321耦接，以及通过第二时钟缓冲器321来接收第二数据时钟信号wclk2和wclk2b。第二测试时钟路径323可以缓冲第二数据时钟信号wclk2和wclk2b，以及产生第二测试时钟信号tclkq和tclkqb。
第一时钟发生电路310还可以包括时钟多路复用器314。时钟多路复用器314可以接收多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b、第一测试时钟信号tclki和tclkib以及第二测试时钟信号tclkq和tclkqb，以及可以输出第一内部时钟信号inclk10、inclk11、inclk12和inclk13。在第一操作模式中，时钟多路复用器314可以输出多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b作为第一内部时钟信号inclk10、inclk11、inclk12和inclk13。在第二操作模式中，时钟多路复用器314可以输出第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb作为第一内部时钟信号inclk10、inclk11、inclk12和inclk13。时钟多路复用器314可以基于使能信号en来产生第一内部时钟信号inclk10、inclk11、inclk12和inclk13。使能信号en可以为可以在第一操作模式中禁止而在第二操作模式中使能的信号。时钟多路复用器314在使能信号en被使能的状态下可以提供第一测试时钟和第二测试时钟tclki、tclkib、tclkq和tclkqb作为第一内部时钟信号inclk10、inclk11、inclk12和inclk13，而在使能信号en被禁止的状态下可以提供多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b作为第一内部时钟信号inclk10、inclk11、inclk12和inclk13。
第二时钟发生电路320还可以包括时钟多路复用器324。时钟多路复用器324可以接收多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b、第一测试时钟信号tclki和tclkib以及第二测试时钟信号tclkq和tclkqb，以及可以输出第二内部时钟信号inclk20、inclk21、inclk22和inclk23。在第一操作模式中，时钟多路复用器324可以输出多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b作为第二内部时钟信号inclk20、inclk21、inclk22和inclk23。在第二操作模式中，时钟多路复用器324可以输出第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb作为第二内部时钟信号inclk20、inclk21、inclk22和inclk23。时钟多路复用器324可以基于使能信号en来产生第二内部时钟信号inclk20、inclk21、inclk22和inclk23。时钟多路复用器324在使能信号en被使能的状态下可以提供第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb作为第二内部时钟信号inclk20、inclk21、inclk22和inclk23，而在使能信号en被禁止的状态下可以提供多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b作为第二内部时钟信号inclk20、inclk21、inclk22和inclk23。
第一时钟发生电路310和第二时钟发生电路320还可以分别包括时钟开关315和325。时钟开关315和325可以基于开关控制信号s和sb来导通。开关控制信号sb可以是开关控制信号s的互补信号。开关控制信号s和sb可以在第一操作模式中禁止，而在第二操作模式中使能，类似于使能信号en。当开关控制信号s被使能时，时钟开关315可以将第一时钟缓冲器311与第一测试时钟路径313耦接。当开关控制信号s被禁止时，时钟开关315可以将第一时钟缓冲器311与第一测试时钟路径313解耦。当开关控制信号s被使能时，时钟开关325可以将第二时钟缓冲器321与第二测试时钟路径323耦接。当开关控制信号s被禁止时，时钟开关325可以将第二时钟缓冲器321与第二测试时钟路径323解耦。时钟开关315和325中的各个时钟开关可以包括基于开关控制信号s和sb来导通的多个传输门。在第二操作模式中，时钟开关315和325允许通过第一时钟缓冲器311和第二时钟缓冲器321接收的第一数据时钟信号和第二数据时钟信号wclk1、wclk1b、wclk2和wclk2b被提供给第一测试时钟路径313和第二测试时钟路径323。在第一操作模式中，时钟开关315和325可以将第一时钟缓冲器311与第一测试时钟路径313彼此解耦以及将第二时钟缓冲器321与第二测试时钟路径323彼此解耦，使得第一测试时钟路径313和第二测试时钟路径323的负载对第一正常时钟路径312和第二正常时钟路径322不施加影响。
第一正常时钟路径312可以包括分频器331和中继器332。分频器331可以接收通过第一时钟缓冲器311接收的第一数据时钟信号wclk1和wclk1b、对第一数据时钟信号wclk1和wclk1b分频以及产生多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b。当第一数据时钟信号wclk1和wclk1b具有第一频率时，多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b可以具有第二频率。多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b可以为四个且彼此具有90度相位差。中继器332可以缓冲多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b以及将缓冲的分频时钟信号输出给时钟多路复用器314。第一测试时钟路径313可以包括中继器333。中继器333可以接收通过第一时钟缓冲器311接收的第一数据时钟信号wclk1和wclk1b以及缓冲第一数据时钟信号wclk1和wclk1b。中继器333可以缓冲第一数据时钟信号wclk1和wclk1b以及产生第一测试时钟信号tclki和tclkib。第一测试时钟信号tclki和tclkib可以为两个，且彼此具有180度相位差。中继器333可以将第一测试时钟信号tclki和tclkib提供给时钟多路复用器314和324。
第二正常时钟路径322可以包括分频器341和中继器342。分频器341可以接收通过第二时钟缓冲器321接收的第二数据时钟信号wclk2和wclk2b、对第二数据时钟信号wclk2和wclk2b分频以及产生多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b。当第二数据时钟信号wclk2和wclk2b具有第一频率时，多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b可以具有第二频率。多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b可以为四个且彼此具有90度相位差。中继器342可以缓冲多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b以及将缓冲的分频时钟信号输出给时钟多路复用器324。第二测试时钟路径323可以包括中继器343。中继器343可以接收通过第二时钟缓冲器321接收的第二数据时钟信号wclk2和wclk2b以及缓冲第二数据时钟信号wclk2和wclk2b。中继器343可以缓冲第二数据时钟信号wclk2和wclk2b以及产生第二测试时钟信号tclkq和tclkqb。第二测试时钟信号tclkq和tclkqb可以为两个，且彼此具有180度相位差。此外，第二测试时钟信号tclkq和tclkqb与第一测试时钟信号tclki和tclkib可以具有90度的相位差。中继器343可以将第二测试时钟信号tclkq和tclkqb提供给时钟多路复用器314和324。
图4a和图4b是用来辅助解释根据实施例的半导体系统和时钟发生电路的操作的波形图的示例表示。下面将参照图1至图4b来描述根据实施例的半导体系统1、半导体器件200和时钟发生电路300的操作。图4a是图示半导体器件200的第一操作模式中的时钟信号的波形的示图。在半导体器件200的第一操作模式中，外部装置110可以为主机装置，以及将具有第一频率和相同相位的第一数据时钟信号wclk1和wclk1b以及第二数据时钟信号wclk2和wclk2b提供给半导体器件200。开关控制信号s可以被禁止，而第一时钟缓冲器311与第一测试时钟路径313的耦接以及第二时钟缓冲器321与第二测试时钟路径323的耦接可以切断。第一时钟缓冲器311可以接收第一数据时钟信号wclk1和wclk1b，分频器331可以对第一数据时钟信号wclk1和wclk1b分频，以及产生具有第二频率且彼此相位差为90度的多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b。中继器332可以缓冲多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b，以及将缓冲的分频时钟信号输出给时钟多路复用器314。使能信号en可以被禁止，而时钟多路复用器314可以输出多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b作为第一内部时钟信号inclk10、inclk11、inclk12和inclk13。第一内部时钟信号inclk10、inclk11、inclk12和inclk13可以被提供给第一数据输入/输出电路212，而第一数据输入/输出电路212可以基于第一内部时钟信号inclk10、inclk11、inclk12和inclk13来对数据执行输入/输出操作。第二时钟缓冲器321可以接收第二数据时钟信号wclk2和wclk2b，而分频器341可以对第二数据时钟信号wclk2和wclk2b分频以及产生具有第二频率且彼此相位差为90度的多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b。中继器342可以缓冲多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b，以及将缓冲的分频时钟信号输出给时钟多路复用器324。时钟多路复用器324可以基于禁止的使能信号en而输出多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b作为第二内部时钟信号inclk20、inclk21、inclk22和inclk23。第二内部时钟信号inclk20、inclk21、inclk22和inclk23可以被提供给第二数据输入/输出电路222，而第二数据输入/输出电路222可以基于第二内部时钟信号inclk20、inclk21、inclk22和inclk23来对数据执行输入/输出操作。
图4b是图示半导体器件的第二操作模式中的时钟信号的波形的示图。在半导体器件200的第二操作模式中，外部装置110可以为测试仪器，以及提供具有第二频率的第一数据时钟信号wclk1和wclk1b以及具有第二频率且与第一数据时钟信号wclk1和wclk1b具有90度相位差的第二数据时钟信号wclk2和wclk2。开关控制信号s可以被使能，而第一时钟缓冲器311和第二时钟缓冲器321可以分别与第一测试时钟路径313和第二测试时钟路径323耦接。中继器333可以缓冲第一数据时钟信号wclk1和wclk1b以及产生第一测试时钟信号tclki和tclkib。第一测试时钟信号tclki和tclkib可以具有第二频率且彼此具有180度相位差。第一测试时钟信号tclki和tclkib可以被提供给时钟多路复用器314和324。中继器343可以缓冲第二数据时钟信号wclk2和wclk2b以及产生第二测试时钟信号tclkq和tclkqb。第二测试时钟信号tclkq和tclkqb可以具有第二频率且彼此具有180度相位差。第二测试时钟信号tclkq和tclkqb可以被提供给时钟多路复用器314和324。使能信号en可以被使能，而时钟多路复用器314可以提供第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb作为第一内部时钟信号inclk10、inclk11、inclk12和inclk13。由于第二数据时钟信号wclk2和wclk2b与第一数据时钟信号wclk1和wclk1b具有90度相位差，因此第二测试时钟信号tclkq和tclkqb可以与第一测试时钟信号tclki和tclkib具有90度相位差。因此，第一测试时钟信号tclki和tclkib以及第二测试时钟信号tclkq和tclkqb可以为具有90度相位差的四个时钟信号，且具有与第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b以及第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b相对应的相位。第一内部时钟信号inclk10、inclk11、inclk12和inclk13可以被提供给第一数据输入/输出电路212，而第一数据输入/输出电路212可以基于第一内部时钟信号inclk10、inclk11、inclk12和inclk13来对数据执行输入/输出操作。时钟多路复用器324可以提供第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb作为第二内部时钟信号inclk20、inclk21、inclk22和inclk23。第二内部时钟信号inclk20、inclk21、inclk22和inclk23可以被提供给第二数据输入/输出电路222，而第二数据输入/输出电路222可以基于第二内部时钟信号inclk20、inclk21、inclk22和inclk23来对数据执行输入/输出操作。如上所述，半导体器件200可以在第一操作模式和第二操作模式二者中产生具有第二频率和90度相位差的内部时钟信号。即使当外部装置110在第二操作模式中不提供高速时钟信号时，半导体器件200也可以产生与在第一操作模式中产生的内部时钟信号具有实质上相同频率和相位差的内部时钟信号。
图5是图示根据一个实施例的时钟发生电路500的配置的示例表示的示图。时钟发生电路500可以包括设置在第一字节区byte1中的第一时钟发生电路510和设置在第二字节区byte2中的第二时钟发生电路520。第一时钟发生电路510可以包括第一时钟缓冲器511、第一辅助时钟缓冲器516、第一正常时钟路径512、第一测试时钟路径513和时钟多路复用器514。第二时钟发生电路520可以包括第二时钟缓冲器521、第二辅助时钟缓冲器526、第二正常时钟路径522、第二测试时钟路径523和时钟多路复用器524。参见图5，时钟发生电路500可以包括代替图3中所示的时钟开关315和325的第一辅助时钟缓冲器516和第二辅助时钟缓冲器526。时钟发生电路500可以包括在半导体器件200的第二操作模式中用于分别接收第一数据时钟信号和第二数据时钟信号wclk1、wclk1b、wclk2和wclk2b的第一辅助时钟缓冲器516和第二辅助时钟缓冲器526。第一时钟缓冲器511可以接收第一数据时钟信号wclk1和wclk1b以及将第一数据时钟信号wclk1和wclk1b提供给第一正常时钟路径512。第一辅助时钟缓冲器516可以接收第一数据时钟信号wclk1和wclk1b以及将第一数据时钟信号wclk1和wclk1b提供给第一测试时钟路径513。第二时钟缓冲器521可以接收第二数据时钟信号wclk2和wclk2b，以及将第二数据时钟信号wclk2和wclk2b提供给第二正常时钟路径522。第二辅助时钟缓冲器526可以接收第二数据时钟信号wclk2和wclk2b以及将第二数据时钟信号wclk2和wclk2b提供给第二测试时钟路径523。
第一正常时钟路径512可以与第一时钟缓冲器511耦接，以及从第一时钟缓冲器511接收第一数据时钟信号wclk1和wclk1b。第一正常时钟路径512可以包括分频器531和中继器532。分频器531可以对第一数据时钟信号wclk1和wclk1b分频，以及产生多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b。中继器532可以缓冲多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b，以及将缓冲的分频时钟信号提供给时钟多路复用器514。第一测试时钟路径513可以与第一辅助时钟缓冲器516耦接，以及从第一辅助时钟缓冲器516接收第一数据时钟信号wclk1和wclk1b。第一测试时钟路径513可以包括中继器533。中继器533可以缓冲第一数据时钟信号wclk1和wclk1b，以及产生第一测试时钟信号tclki和tclkib。第一测试时钟信号tclki和tclkib可以被提供给时钟多路复用器514和524。
第二正常时钟路径522可以与第二时钟缓冲器521耦接，以及从第二时钟缓冲器521接收第二数据时钟信号wclk2和wclk2b。第二正常时钟路径522可以包括分频器541和中继器542。分频器541可以对第二数据时钟信号wclk2和wclk2b分频，以及产生多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b。中继器542可以缓冲多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b以及将缓冲的分频时钟信号提供给时钟多路复用器524。第二测试时钟路径523可以与第二辅助时钟缓冲器526耦接，以及从第二辅助时钟缓冲器526接收第二数据时钟信号wclk2和wclk2b。第二测试时钟路径523可以包括中继器543。中继器543可以缓冲第二数据时钟信号wclk2和wclk2b以及产生第二测试时钟信号tclkq和tclkqb。第二测试时钟信号tclkq和tclkqb可以被提供给时钟多路复用器514和524。
在半导体器件200的第一操作模式中，时钟多路复用器514可以基于被禁止的使能信号en而提供多个第一分频时钟信号dclki1、dclki1b、dclkq1和dclkq1b作为第一内部时钟信号inclk10、inclk11、inclk12和inclk13。在半导体器件200的第二操作模式中，时钟多路复用器514可以基于使能的使能信号en来提供第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb作为第一内部时钟信号inclk10、inclk11、inclk12和inclk13。
在半导体器件200的第一操作模式中，时钟多路复用器524可以基于被禁止的使能信号en而提供多个第二分频时钟信号dclki2、dclki2b、dclkq2和dclkq2b作为第二内部时钟信号inclk20、inclk21、inclk22和inclk23。在半导体器件200的第二操作模式中，时钟多路复用器524可以基于使能的使能信号en来提供第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb作为第二内部时钟信号inclk20、inclk21、inclk22和inclk23。
图6是图示根据一个实施例的时钟发生电路600的示例表示的示图。时钟发生电路600可以与图5中所示的时钟发生电路500具有实质上相同的配置。对相同的元件使用相似的附图标记，且本文中将省略对相同元件的重复描述。时钟发生电路600还可以包括占空比检测电路650。占空比检测电路650可以接收第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb以及检测第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb的相位。时钟多路复用器614和624可以与占空比检测电路650的输出耦接，以及接收从占空比检测电路650输出的第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb。占空比检测电路650可以通过检测第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb的相位来产生占空比信息dcs。占空比检测电路650可以将占空比信息dcs提供给外部装置110。外部装置110可以基于占空比信息dcs来调节第一数据时钟信号和第二数据时钟信号wclk1、wclk1b、wclk2和wclk2b的相位。在第二操作模式中，第一数据时钟信号和第二数据时钟信号wclk1、wclk1b、wclk2和wclk2b可以通过中继器633和643来缓冲且被提供作为第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb，而第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb可以被提供作为第一内部时钟信号inclk10、inclk11、inclk12和inclk13和第二内部时钟信号inclk20、inclk21、inclk22和inclk23。就此而言，为了数据输入/输出电路212和222的正常操作，第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb应当保持精确的相位差。然而，由于第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb从不同的测试时钟路径产生，因此其相位可能因负载上的差异以及偏移而变化。也就是说，即使当第一数据时钟信号和第二数据时钟信号wclk1、wclk1b、wclk2和wclk2b具有90度的相位差时，第一测试时钟和第二测试时钟tclki、tclkib、tclkq和tclkqb也可能不保持90度的相位差。占空比检测电路650可以检测第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb的相位，以及将相位信息pcs提供给外部装置，使得外部装置110可以基于相位信息pcs来改变第一数据时钟信号和第二数据时钟信号wclk1、wclk1b、wclk2和wclk2b的相位。这样，第一测试时钟路径613和第二测试时钟路径623之间的负载差异和偏移可以得到补偿。在一个实施例中，可以使用占空比校正电路来取代占空比检测电路650。占空比校正电路可以检测第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb的相位，以及根据检测结果来自己调节第一测试时钟信号和第二测试时钟信号tclki、tclkib、tclkq和tclkqb的相位。
虽然以上已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅为示例。相应地，本文中描述的包括时钟发生电路的半导体器件和半导体系统不应当基于所描述的实施例来限制。