技术总结
本实用新型涉及一种用于实现6：2压缩器的ALTERA FPGA原语连接系统，由3：2CSA(即全加器)为基本单元构造6：2CSA；在垂直方向上，6：2CSA的输入为6个RANK均为i的比特，输出为[C，S]；在水平方向上，6：2CSA有2个RANK均为i的进位输入，有2个RANK分别为i+1和i+2的进位输出，降低ALTERA FPGA逻辑单元中的资源消耗，缩短数据传输链路，降低延迟性。
技术研发人员：史伟仁;吕春;戴荣;阴陶
受保护的技术使用者：成都傅立叶电子科技有限公司;深圳市特发信息股份有限公司
文档号码：201721255270
技术研发日：2017.09.28
技术公布日：2018.04.17