本公开大体上涉及半导体存储器和方法，并且更具体地说，涉及用于经分割并行数据移动的设备和方法。
背景技术：
存储器装置通常被提供为计算机或其它电子系统中的内部、半导体、集成电路。存在许多不同种类型的存储器，包含易失性和非易失性存储器。易失性存储器会需要功率以维持其数据(例如主机数据、误差数据等等)并包含随机存取存储器(randomaccessmemory，ram)、动态随机存取存储器(dynamicrandomaccessmemory，dram)、静态随机存取存储器(staticrandomaccessmemory，sram)、同步动态随机存取存储器(synchronousdynamicrandomaccessmemory，sdram)和闸流体随机存取存储器(thyristorrandomaccessmemory，tram)等等。非易失性存储器可通过在未被供电时保持所存储数据来提供持久数据，并可包含nand快闪存储器、nor快闪存储器和电阻可变存储器，例如相变随机存取存储器(phasechangerandomaccessmemory，pcram)、电阻性随机存取存储器(resistiverandomaccessmemory，rram)、以及磁阻随机存取存储器(magnetoresistiverandomaccessmemory，mram)，例如自旋力矩转移随机存取存储器(spintorquetransferrandomaccessmemory，sttram)等等。
电子系统常常包含数个处理资源(例如一或多个处理器)，所述处理资源可检索并执行指令并将所执行指令的结果存储到合适的位置。处理器可包括例如可用以通过对数据(例如一或多个运算数)执行运算来执行指令的数个功能单元，例如算术逻辑单元(arithmeticlogicunit，alu)电路、浮点单元(floatingpointunit，fpu)电路和组合逻辑块。如本文所使用，举例来说，运算可以是布尔运算，例如and、or、not、not、nand、nor和xor、和/或其它运算(例如反转、移位、算术、统计以及许多其它可能运算)。举例来说，功能单元电路可用以通过数个逻辑运算对运算数执行算术运算，例如加法、减法、乘法和除法。
电子系统中的数个组件可涉及向功能单元电路提供指令以进行执行。所述指令可例如由例如控制器和主机处理器等处理资源执行。数据(例如将被执行指令的运算数)可存储于可由功能单元电路存取的存储器阵列中。可从存储器阵列检索指令和数据，并在功能单元电路开始对所述数据执行指令之前对所述指令和数据进行排序和缓冲。此外，因为可通过功能单元电路在一或多个时钟周期中执行不同类型的运算，所以指令和数据的中间结果也可得以排序和缓冲。
在许多情况下，处理资源(例如处理器和相关联功能单元电路)可在存储器阵列外部，且通过处理资源与存储器阵列之间的总线存取数据以执行一组指令。可在存储器内处理器装置中提高处理性能，其中处理器可实施于存储器内部和附近(例如直接实施于与存储器阵列相同的芯片上)。存储器内处理装置可通过减少并消除外部通信来节约时间，并还可节约电力。但是，存储器内处理装置的组之间和其内的数据移动会影响存储器内处理装置的数据处理时间。
附图说明
图1a是根据本公开的数个实施例的包含呈存储器装置的计算系统形式的设备的框图。
图1b是根据本公开的数个实施例的存储器装置的组区段的框图。
图1c是根据本公开的数个实施例的存储器装置的组的框图。
图2是说明根据本公开的数个实施例的到存储器装置的感测电路的示意图。
图3是说明根据本公开的数个实施例的用于存储器装置中的数据移动的电路的示意图。
图4a和4b是说明根据本公开的数个实施例的用于存储器装置中的数据移动的电路的另一示意图。
具体实施方式
本公开包含用于经分割并行数据移动(例如用于存储器内处理(processing-in-memory，pim)结构)的设备和方法。在至少一个实施例中，所述设备包含包含多个分割区的存储器装置，其中所述多个分割区中的每个分割区包含存储器单元的多个子阵列的子集。所述存储器装置还包含耦合到所述多个子阵列的感测电路，所述感测电路包含感测放大器(例如耦合到多个列中的每一个)。在一些实施例中，所述感测电路还可包含计算组件(例如耦合到数个所述多个列和/或数个多个感测放大器)。所述存储器装置的控制器经配置以引导所述多个分割区中的第一分割区内的第一数据移动，且并行地引导所述多个分割区中的第二分割区内的第二数据移动。
举例来说，所述控制器可经配置以并行地引导从所述第一分割区中的第一子阵列到第二子阵列的第一数据移动与从所述第二分割区中的第一子阵列到第二子阵列的第二数据移动。例如第一和第二等序数在本文中用以辅助区分开类似组件(例如存储器单元的子阵列)，并且除非上下文另外明确规定，否则不用以指示所述组件之间的特定定序和/或关系(例如通过使用例如邻近等等术语)。举例来说，第一子阵列可以相对于一组子阵列中的子阵列0是子阵列4，且第二子阵列可以是任何其它后续子阵列(例如子阵列5、子阵列8、子阵列61、以及其它可能性)，或第二子阵列可以是任何其它先前子阵列(例如子阵列3、2、1或0)。此外，将数据值从第一子阵列移动到第二子阵列或从第一分割区移动到第二分割区被提供为此数据移动的非限制性实例。举例来说，在一些实施例中，可将数据值从每个子阵列移动依序到组中的另一(例如邻近)子阵列。
如下文更详细地描述，实施例可允许主机系统在一或多个dram组中分配数个位置(例如子阵列(sub-array/subarray))和子阵列的部分以保持(例如存储)和/或处理数据。主机系统和控制器可对程序指令(例如pim命令指令)的整个块和数据执行地址解析，并将数据和命令的分配、存储和/或移动(例如流动)引导(例如控制)到目的地(例如目标)组内的所分配位置(例如子阵列和子阵列的部分)中。写入数据并执行命令(例如如本文所描述的执行运算)可利用到dram装置的正常dram写入路径。如读者将了解，虽然关于在本文中呈现的实例论述了dram型pim装置，但是实施例不限于pimdram实施方案。
存储器装置中的组可包含存储器单元的多个子阵列，其中多个分割区可各自包含所述多个子阵列的相应子集。在各种实施例中，由多个分割区共享的i/o线(例如如本文所描述的用于分割区间和/或分割区内数据移动的数据总线)可经配置以通过使用与所述共享i/o线相关联的隔离电路以形成所述共享i/o线的分离的部分来可选择地连接和断开分割区来将所述多个子阵列分离成所述多个分割区。因而，与沿着其长度的多个位置处的隔离电路相关联的共享i/o线可用以在各种组合中(例如每个分割区中的子阵列的数目，这取决于各子阵列和/或分割区是否通过共享i/o线的部分连接等等，如由控制器引导)将子阵列的分割区分离成有效分离的块。此可使得个别分割区内的块数据移动能够基本上并行地发生。
通过在每个分割区或分割区的组合中并行地(例如基本上在相同时间点)执行的数据移动，分割区的隔离可增加每个分割区内和多个分割区(例如一些或所有分割区)的组合中的数据移动的速度、速率和/或效率。举例来说，这可减少从存储器单元的阵列中的每一子阵列依序移动(例如传送)数据另外耗费的时间。本文中所描述的数据移动(例如传送)的并行性质允许在分割区的子阵列中局部地移动所有或大部分数据值，使得移动可更快几倍。举例来说，移动可按近似分割区数的因数更快(例如在四个分割区的情况下，可在不使用本文中所描述的分割区的情况下花费的时间的大致四分之一内执行每个分割区的每个子阵列中的所有数据值的移动)。在一些实施例中，一些但非全部分割区可彼此连接以使得能够基本上并行地执行多个传送，所述传送中的一些可以是分割区间和/或分割区内传送。
作为实例，数据移动可在第一方向上(例如在组中朝下)使数据移位一个子阵列，其中所述组可含有128个子阵列。在未分割组的情况下，这会涉及执行依序从一个子阵列到另一子阵列(例如邻近子阵列)的数据值的127次移动(外加可能清除第一子阵列)。如本文所描述的数据移动的次数由未基本上并行地执行的数据移动(例如在同一组中的子阵列、所述组的同一分割区中的子阵列和/或不同分割区中的子阵列之间依序执行的数据移动)的次数枚举。
在如本文所描述的分割的情况下，在一些实施例中，当128个子阵列被分离成四个分割区(例如各自包含128个子阵列的相应32子阵列子集)时，在从一个子阵列到另一子阵列的数据值的33个配合移动中执行刚描述的数据移动操作。举例来说，当耦合到共享i/o线的隔离电路(例如其隔离晶体管)的分割区间连接被引导(例如由控制器)成将四个分割区中的每一个与邻近分割区分离(例如断开)，使得可在同一分割区内移动(例如向下传送一个子阵列)每个分割区中的数据值而不影响其它分割区中的数据移动时，可在四个分割区中的每一个中并行地执行31次数据移动。
可通过第二分割区与第三分割区之间的隔离电路执行另一数据移动(例如第32数据移动)，所述隔离电路被引导成分离(例如断开)第二分割区与第三分割区并将第一分割区连接到第二分割区和将第三分割区连接到第四分割区，以便并行地执行从第一分割区到第二分割区的数据值移动与从第三分割区到第四分割区的数据值移动。
可通过所有分割区之间的隔离电路执行另一数据移动(例如第33数据移动)，所述隔离电路被引导成将所有分割区连接在一起以便执行所述第二分割区到第三分割区的数据值移动以完成数据值的移动。替代地，可引导仅第二与第三分割区之间的隔离电路以连接这些分割区来执行从第二分割区到第三分割区的数据值移动。
通过刚描述的分割实现的并行性可使得完成数据移动操作所花费的时间能够减少大致74％(例如1.0-33/127＝0.740)，即使数据移动中的一些会涉及单独的分割区之间的移动。如在本文中进一步描述，当数据移动就地(例如以从另一子阵列的行移动的数据覆写以子阵列的行保存的预先存在的数据)时，可执行操作以在被覆写之前保存各种子阵列的数据值(例如存储于分割区中的最后子阵列的一或多行中的数据值)，以使得能够稍后在不同分割区之间移动(例如传送)这些数据值。举例来说，可执行照此保存数据值以实现刚描述的第32和第33数据移动。但是，那些操作可能不会对数据移动的总数目和/或数据移动操作花费的时间长度具有主要影响。
在本公开的以下详细描述中，参考形成其部分的附图，且其中通过图示展示可实践本公开的一或多个实施例的方式。足够详细地描述这些实施例以使得所属领域的一般技术人员能够实践本公开的实施例，且应理解，可利用其它实施例，且可在不脱离本公开的范围的情况下进行工艺、电气和结构改变。
如本文所使用，例如“x”、“y”、“n”、“m”等等指定符，尤其是关于图式中的附图标记，指示可包含数个如此指定的特定特征。还应理解，本文中所用的术语仅仅是为了描述具体实施例且并不意图是限制性的。如本文中所使用，除非内容另外明确指示，否则单数形式“一”和“所述”可包含单个和复数个指示物。另外，“数个”、“至少一个”和“一或多个”(例如数个存储器阵列)可指一或多个存储器阵列，而“多个”意图指此类事物中的多于一个。此外，贯穿本申请以许可的意义(即，具有能够的潜力)而非以强制性的意义(即，必须)使用单词“可”。术语“包含”和其派生词意指“包含但不限于”。视上下文而定，术语“耦合(coupled/coupling)”意味着物理上直接或间接连接或存取和移动(传输)命令和数据。视上下文而定，术语“数据”与“数据值”在本文中可互换地使用并可具有相同含义。
本文中的图遵循编号定则，其中第一一或多个数字对应于图号，且剩余的数字标识所述图中的元件或组件。可通过使用类似数字来标识不同图之间的类似元件或组件。举例来说，108可表示图1中的元件“08”，且类似元件可表示为图2中的208。如将了解，可添加、交换并去除本文中的各种实施例中展示的元件以便提供本公开的数个额外实施例。另外，图中提供的元件的比例和相对尺度意图说明本公开的某些实施例，并且不应被视作限制性意义。
图1a是根据本公开的数个实施例的包含呈存储器装置120的计算系统100形式的设备的框图。如本文所使用，存储器装置120、控制器140、信道控制器143、存储器阵列130、感测电路150，包含感测放大器和计算电路、以及外围感测放大器和逻辑170可各自也被单独地视为“设备”。
在先前方法中，可将数据从阵列和感测电路(例如通过包括输入/输出(input/output，i/o)线的总线)传送到例如处理器、微处理器和计算引擎等处理资源，所述处理资源可包括alu电路和经配置以执行适当操作的其它功能单元电路。但是，将数据从存储器阵列和感测电路传送到此(类)处理资源会涉及相当大的功耗。即使处理资源位于与存储器阵列相同的芯片上，但可在将阵列的数据输出移动到计算电路的过程中消耗相当大的功率，所述移动可涉及执行感测线(其可在本文中被称作数字线或数据线)地址存取(例如发射列编码信号)以便将数据从感测线传送到i/o线(例如本地和全局i/o线)上，从而将数据移动到阵列外围并将数据提供到计算函数。
此外，处理资源(例如计算引擎)的电路可不遵守与存储器阵列相关联的间距规则。举例来说，存储器阵列的单元可具有4f2或6f2单元大小，其中“f”是对应于单元的特征大小。因而，与先前pim系统的alu电路相关联的装置(例如逻辑门)可能不能够与存储器单元按间距形成，这会影响例如芯片大小和存储器密度。
本公开的数个实施例包含与存储器单元的阵列按间距形成的感测电路。感测电路能够执行数据感测和计算函数，并存储(例如高速缓存)在存储器单元的阵列本地的数据。
为了了解本文中所描述的改善的数据移动(例如传送)技术，随后是对用于实施此类技术的设备(例如具有pim能力的存储器装置和相关联主机)的论述。根据各种实施例，涉及具有pim能力的存储器装置的程序指令(例如pim命令)可跨多个感测电路分布pim命令和数据的实施方案，所述感测电路可实施操作并可在存储器阵列内移动并存储pim命令和数据(例如而不必跨在主机与存储器装置之间的a/c和数据总线来回传送此类pim命令和数据)。因此，可存取具有pim能力的存储器装置的数据，并在更少时间内且使用更少公路来投予使用。举例来说，可通过增大围绕计算系统移动且存储于计算系统中的数据的速度、速率和/或效率以便处理所请求存储器阵列操作(例如读取、写入、逻辑运算等等)来实现时间和功率优势。
图1a中所说明的系统100可包含耦合(例如)到包含存储器阵列130的存储器装置120的主机110。主机110可以是例如个人笔记本电脑、台式计算机、平板电脑、数码相机、智能电话或存储卡读卡器等主机系统，以及各种其它类型的主机。主机110可包含系统主板和背板，并可包含数个处理资源(例如一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独的集成电路，或主机110与存储器装置120两者可在同一集成电路上。举例来说，系统100可以是服务器系统和/或高效能计算(highperformancecomputing，hpc)系统或任一项的部分。虽然图1a中所展示的实例说明具有冯·诺依曼架构，但是本公开的实施例可实施与非冯·诺依曼架构中，非冯·诺依曼架构可不包含常常与冯·诺依曼架构相关联的一或多个组件(例如cpu、alu等等)。
为了清晰起见，已简化系统100的描述以聚焦于与本公开特定相关性的特征。举例来说，在各种实施例中，存储器阵列130可以是例如dram、sram阵列、sttram阵列、pcram阵列、tram阵列、rram阵列、nand闪存阵列和nor闪存阵列。存储器阵列130可包含以通过存取线(其可在本文中被称作字线或选择线)耦合的行和由感测线(其在本文中被称作数据线或数字线)耦合的列布置的存储器单元。虽然在图1a中展示了单个存储器阵列130，但是实施例不受如此限制。举例来说，存储器装置120可包含数个存储器阵列130(例如数组dram单元、nand闪存单元等等)以及数个子阵列，如本文所描述。
存储器装置120可包含地址电路142以锁存由i/o电路144通过数据总线156(例如来自主机110的i/o总线)提供(例如通过本地i/o线和全局i/o线提供给外部alu电路和dramdq)的地址信号。如本文所使用，dramdq可实现通过总线(例如数据总线156)将数据输入到组和从组输出数据(例如，将数据输入到控制器140和/或主机110，和从控制器140和/或主机110输出数据)。在写入操作期间，电压(高＝1，低＝0)可施加到dq(例如引脚)。此电压可转换成适当的信号并存储于选定存储器单元中。在读取操作期间，一旦存取完成且启用输出(例如，通过输出启用信号变低)，那么从选定存储器单元读取的数据值可在dq处出现。在其它时间，dq可处于高阻抗状态，使得dq不发出或吸收电流，并且不向系统呈现信号。这还可在两个或更多个装置(例如组)共享数据总线时减少dq争用。
举例来说，可通过高速接口(highspeedinterface，hsi)带外总线157将状态和异常信息从存储器装置120上的控制器140提供到信道控制器143，所述状态和异常信息又可从信道控制器143提供到主机110。信道控制器143可包含逻辑组件160以分配每个相应组的阵列中的多个位置(例如，用于子阵列的控制器)以存储组命令、应用指令(例如，作为操作序列)和用于与多个存储器装置(例如120-0、120-1、…、120-n)中的每一个的操作相关联的各组的自变数(pim命令)。信道控制器143可将命令(例如，pim命令)调度到所述多个存储器装置120-1、…、120-n，以将那些程序指令存储在存储器装置的给定组内。
通过地址电路142接收地址信号，且地址信号由行解码器146和列解码器152解码以存取存储器阵列130。可通过使用感测电路150的如本文所描述的数个感测放大器来感测感测线(数字线)上的电压和电流改变来从存储器阵列130感测(读取)数据。感测放大器可读取并锁存来自存储器阵列130的数据的页(例如行)。如本文所描述的额外计算组件可耦合到感测放大器，且可与感测放大器组合使用以感测、存储(例如，高速缓存并缓冲)、执行计算功能(例如，操作)和/或移动数据。i/o电路144可用于通过数据总线156(例如，64位宽数据总线)与主机110进行双向数据通信。写入电路148可用以将数据写入到存储器阵列130。
控制器140(例如组逻辑控制和排序器)可对由来自主机110的控制总线154提供的信号(例如命令)进行解码。这些信号可包含芯片启用信号、写入启用信号和地址锁存信号可用以控制对存储器阵列130执行的操作，包含数据感测、数据存储、数据移动、数据写入和数据擦除操作，以及其它操作。在各种实施例中，控制器140可负责执行来自主机110的指令并存取存储器阵列130。控制器140可以是状态机、排序器或某一其它类型的控制器。控制器140可控制阵列(例如存储器阵列130)的行中的移位数据(例如右或左)。
在下文(例如在图2和3中)进一步描述感测电路150的实例。举例来说，在数个实施例中，感测电路150可包含数个感测放大器和数个计算组件，所述感测放大器和计算组件可充当储能器并可用以执行如由控制器140和/或每个子阵列相应子阵列控制器(未展示)引导的操作(例如对与互补感测线相关联的数据操作)。
在数个实施例中，感测电路150可用以执行将存储于存储器阵列130中的数据用作输入的操作，并参与将用于传送、写入、逻辑和存储操作的数据移动到存储器阵列130中的不同位置，而不通过感测线地址存取传送数据(例如而不发射列解码信号)。因而，各种计算功能可使用感测电路150来且在感测电路150内得以执行，而非由感测电路150外部的处理资源(例如由与主机110相关联的处理器和其它处理电路系统，例如定位于装置120上，例如控制器140上或其它处的alu电路)执行(或与其相关联)。
在各种先前方法中，举例来说，将通过感测电路从存储器读取与运算数相关联的数据，并通过i/o线(例如通过本地i/o线和全局i/o线)将所述数据提供给外部alu电路。外部alu电路可包含数个寄存器并将运算数来执行计算功能，且将通过i/o线将结果传送回到阵列。
相比之下，在本公开的数个实施例中，感测电路150经配置以对存储于存储器阵列130中的数据执行操作，并将结果存储回到存储器阵列130，而不启用耦合到感测电路150的本地i/o线和全局i/o线。感测电路150可与阵列中的存储器单元按间距形成。额外周边感测放大器和/或逻辑170(例如各自执行用于操作的指令的子阵列控制器)可耦合到感测电路150。根据本文中描述的一些实施例，感测电路150与周边感测放大器和逻辑170可协作执行操作。
因而，在数个实施例中，不需要存储器阵列130和感测电路150外部的电路来执行计算功能，这是因为感测电路150可执行适当的操作以便在指令序列中执行此类计算功能而不使用外部处理资源。因此，感测电路150可用以至少在某一程度上补足或替换此外部处理资源(或至少补足或替换此外部处理资源的带宽消耗)。
在数个实施例中，感测电路150可用以执行操作(例如执行指令序列)以及由外部处理资源(例如主机110)执行的操作。举例来说，主机110和感测电路150中的任一个可限于仅执行某些操作和一定数目个操作。
启用本地i/o线和全局i/o线可包含启用(例如开启、启动)具有耦合到解码信号(例如列解码信号)的栅极和耦合到i/o线的源极/漏极的晶体管。但是，实施例不限于不启用本地i/o线和全局i/o线。举例来说，在数个实施例中，感测电路150可用以执行操作而不启用阵列的列解码线。但是，可启用本地i/o线和全局i/o线以便将结果传送到合适的位置，除了传送回到存储器阵列130(例如传送到外部寄存器)以外。
图1b是根据本公开的数个实施例的存储器装置的组区段123的框图。组区段123可表示存储器装置的一组的数个组区段中的实例区段(例如组区段0、组区段1、…、组区段m)。如图1b中所展示，组区段123可包含水平地展示为x(例如实例dram组和组区段中的16,384个列)的多个存储器列122。此外，组区段123可划分成分别在125-0、125-1、…、125-n-1处展示的子阵列0、子阵列1、…、和子阵列n-1(例如32个、64个、128个或各种不均等数目个子阵列)，所述子阵列由经配置以耦合到数据路径(例如本文中所描述的共享i/o线)的放大区域分离。因而，子阵列125-0、125-1、…、125-n-1可各自具有分别对应于感测组件条0、感测组件条1、…、和感测组件条n-1的展示为124-0、124-1、…、124-n-1的放大区域。
每个列122经配置以耦合到感测电路150，如结合图1a和在本文中其它处所描述。因而，在一些实施例中，子阵列中的每个列是个别地耦合到促成那个子阵列的感测组件条的感测放大器和计算组件。举例来说，如图1b中所展示，组区段123可包含各自具有具有感测放大器和计算组件的感测电路150感测组件条0、感测组件条1、…、感测组件条n-1，所述感测放大器和计算组件可在各种实施例中，用作寄存器、高速缓冲存储器和数据缓冲等等，并耦合到子阵列125-0、125-1、…、125-n-1中的每个列122。如图1a中所展示的感测电路150内的耦合到存储器阵列130的计算组件可补足与控制器140相关联的高速缓冲存储器171。
子阵列125-0、125-1、…、125-n-1中的每一个可包含竖直地展示为y的多个行119(例如每个子阵列可包含实例dram组中的512个行)。实例实施例不限于本文中所描述的列和行的实例水平和垂直定向或其实例编号。
隔离条(例如隔离条172)可与多个子阵列的分割区128相关联。举例来说，隔离条0(172)通过实例展示为耦合到子阵列125-n-1的邻近感测组件条124-n-1。在一些实施例中，子阵列125-n-1可以是128个子阵列的堆叠中的子阵列32，并可以在第一方向上是子阵列的四个分割区中的第一分割区中的最后子阵列，如本文所描述。如结合图1c和3进一步所描述，隔离条可包含经配置以可选择地(例如如由控制器140引导)连接并断开选定共享i/o线的部分的数个隔离晶体管。可选择地启用(例如启动和撤销启动)隔离晶体管将连接分割区之间的通过数据值的共享i/o线的移动到感测放大器和/或计算组件并使所述移动与和/或计算组件断开(例如在感测组件条中，如本文所描述)。
图1b示意性地说明存储空间(例如存储空间132)，所述存储空间可经配置以用于在被覆写之前存储来自各种子阵列的数据值(例如来自分割区的最后子阵列的一些或所有行的数据值)以使得能够稍后在不同分割区之间移动(例如传送)这些数据值，如本文所描述。举例来说，可将来自分割区中的最后子阵列的一或多行的数据值移动(例如传送)到同一分割区或不同分割区和/或子阵列中的存储器单元的未使用的(例如指定的)行(例如经移位到不同分割区和/或子阵列中)，和/或与所述阵列相关联任何其它可用的存储空间，以便充当存储空间。在各种实施例中，可无限存储或可暂时存储(例如直到移动到另一分割区为止)移动到存储空间的数据值。但是，存储于存储空间132中的数据值保持与源子阵列和源分割区相关联，使得通过连接两个分割区，数据值可移动(例如可传送)到另一分割区的目的地子阵列。如本文所描述，两个分割区可通过两个分割区之间的隔离条172中的隔离晶体管连接(例如如由控制器140引导)。
因而，多个子阵列125-0、125-1、…、125-n-1、多个感测组件条124-0、124-1、…、124-n-1和隔离条172可被被视为单个分割区128。但是，在一些实施例中，取决于数据移动的方向，隔离条可由两个邻近分割区共享。如刚描述，即使未在物理上集成到分割区128中，但存储空间132可至少与分割区128相关联。
如图1b中所展示，组区段123可与控制器140相关联。在各种实例中，图1b中所展示的控制器140可表示由图1a中所展示的控制器140体现并含于其中的功能性的至少一部分。控制器140可引导(例如控制)将命令和数据141输入到组区段123和输出来自组区段123的数据(例如输出到主机110)连同控制组区段123中的数据移动，如本文所描述。组区段123可包含到dramdq的数据总线156(例如64位宽数据总线)，所述数据总线可对应于结合图1a所描述的数据总线156。
图1c是根据本公开的数个实施例的存储器装置的组121的框图。组121可表示存储器装置的实例组(例如组0、组1、…、组m-1)。如图1c中所展示，组121可包含耦合到控制器140的地址/控制(address/control，a/c)路径153(例如总线)。同样，在各种实例中，图1c中所展示的控制器140可表示由图1a和1b中展示的控制器140体现且含于其中的功能性的至少一部分。
如图1c中所展示，组121可包含多个组区段(例如组区段123)。如图1c中进一步展示，组区段123可细分成分别由包含感测电路150和逻辑电路170的感测组件条124-0、124-1、…、124-n-1分离的多个子阵列(例如125-1、125-2、…、125-n-1处展示的子阵列0、子阵列1、…、子阵列n-1)。如所提及，感测组件条124-0、124-1、…、124-n-1各自包含具有感测放大器和计算组件的感测电路150、和经配置以耦合到每个子阵列中的存储器单元的每个列的逻辑170，如图1a中所展示和结合图2、3、4a和4b进一步描述。子阵列和相关联感测组件条可划分成共享i/o线155数个分割区(例如128-0、128-1、…、128-m-1)，如在本文中进一步描述。
如图1c中示意性地展示，组121和所述组的每个区段123可包含共享i/o线155作为耦合到指令和/或数据(例如程序指令(pim命令)读取路径中的多个控制/数据寄存器且耦合到特定组121中的多个组区段(例如组区段123)的数据路径(例如总线)。控制器140可经配置以接收在给定组(例如组121-1)中开始执行操作的命令。控制器140可经配置以从用于特定组的所述多个位置检索指令和/或恒定数据(例如使用耦合到控制和数据寄存器151的共享i/o线155)并使用感测电路150的计算组件来执行操作。控制器140可高速缓存所检索指令和/或在特定组(例如指令高速缓冲存储器171和/或逻辑电路170中)本地的恒定数据。
如本文所描述，i/o线可通过耦合到子阵列中的每一个的感测组件条可选择地由多个分割区、子阵列、行和存储器单元的特定列共享。举例来说，数个列的可选子集(例如总数目个列的八个列子集)中的每一个的感测放大器和/或计算组件可以可选择地耦合到所述多个共享i/o线中的每一个，来使存储(高速缓存)于感测组件条中的数据值移动(例如传送、传输和/或馈入)到所述多个共享i/o线中的每一个。因为单数形式“一”和“所述”可在本文中包含单数和复数指示物两者，所以除非上下文另外明确规定，否则“共享i/o线”可用以指“多个共享i/o线”。此外，“共享i/o线”是“多个共享i/o线”的缩写。
在一些实施例中，控制器140可经配置以通过耦合到控制和数据寄存器151的共享i/o线155将指令(命令)和数据提供给存储器阵列130中的特定组121的多个位置和124-0、124-1、…、124-n-1。举例来说，控制和数据寄存器151可提供待由感测组件条124-0、124-1、…、124-n-1中的感测电路150的感测放大器和计算组件执行的指令。图1c说明与控制器140相关联且耦合到到组121中的子阵列125-0、…、125-n-1中的每一个的写入路径149的指令高速缓冲存储器171。
pimdram架构的实施方案可在感测放大器和计算组件层级执行处理。pimdram架构的实施方案可允许有限数目个存储器单元连接到每个感测放大器(例如在一些实施例中约512个存储器单元)。感测组件条124可包含例如约8,000到约16,000个感测放大器。感测组件条124可经配置以耦合到具有例如512行和约16,000列的阵列。感测组件条可用作构建块以建构更大的存储器。在存储器装置的阵列中，举例来说，可存在32、64或128个感测组件条，其对应于32、64或128个子阵列，如本文所描述。因此，举例来说，512行乘以128个感测组件条将得到约由约16,000列交叉的约66,000行以形成约1千兆比特dram。因而，相比于其它pimdram实施方案，利用本文中所描述的结构和过程可节约数据处理的时间(例如通过通过不必从一个组、组区段和其子阵列读取数据来减少外部通信、存储数据并接着在另一位置中写入数据)并还可节约电力。
如结合图1b所描述，与第一隔离条0(172-0)相关联，多个子阵列(例如在图1c中通过实例展示的四个子阵列125-0、125-1、125-2和125-3)其相应感测组件条可构成第一分割区128-0。隔离条172-0可定位于子阵列3(125-3)与子阵列4(125-4)之间，使得子阵列125-3在第一分割区128-0的第一方向上(例如在图1c的情境下朝下)是最后子阵列，且子阵列125-4在第二分割区128-1的第一方向上是第一子阵列。数个子阵列和其相应感测组件条可在第一方向上进一步延伸，直到第二隔离条(未展示)定位于第二分割区128-1与第三分割区128-m-1的第一子阵列125-n-1之间为止。
但是，实施例不受如此限制。举例来说，在各种实施例中，在组区段123中可存在任何数目个子阵列，所述子阵列可由隔离条分离成任何数目个分割区。在各种实施例中，取决于实施方案，分割区可各自包含相同数目或不同数目个子阵列、感测组件条、存储空间等等。
图2是说明根据本公开的数个实施例的感测电路250的示意图。感测电路250可对应于图1a中所展示的感测电路150。
存储器单元可包含存储元件(例如电容器)和存取装置(例如晶体管)。举例来说，第一存储器单元可包含晶体管202-1和电容器203-1，且第二存储器单元可包含晶体管202-2和电容器203-2等等。在此实施例中，存储器阵列230是单晶体管单电容器(onetransistoronecapacitor，1t1c)存储器单元的dram阵列，但是可使用其它配置实施例(例如每存储器单元具有两个晶体管和两个电容器的2t2c)。在数个实施例中，存储器单元可以是破坏性读取存储器单元(例如读取存储于单元中的数据会破坏数据使得最初存储于单元中的数据在被读取之后刷新)。
存储器阵列230的单元可以通过存取(字)线204-x(行x)、204-y(行y)等等耦合的行和由互补感测线的对(例如图2中所展示的数字线digit(d)和digit(d)_和图3和4a到4b中展示的digit_0和digit_0*)耦合的列布置。对应于互补感测线中的每一对的个别感测线还可分别被称作用于digit(d)的数字线205-1和用于digit(d)_的205-2，或图3和4a到4b中的对应附图标记。虽然在图2中仅展示一对互补数字线，但是本公开的实施例不受如此限制，且存储器单元的阵列可包含存储器单元和数字线的额外列(例如4,096、8,192、16,384等等)。
虽然行和列说明为在平面上垂直定向，但是实施例不受如此限制。举例来说，行与列可在任何可行的三维配置中相对于彼此定向。行与列可相对于彼此按任何角度定向，可定向于基本上水平的平面或基本上竖直的平面上，和/或可定向于折叠式拓扑以及其它可能的三维配置中。
存储器单元可耦合到不同数字线和字线。举例来说，晶体管202-1的第一源极/漏极区域可耦合到数字线205-1(d)，晶体管202-1的第二源极/漏极区域可耦合到电容器203-1，且晶体管202-1的栅极可耦合到字线204-y。晶体管202-2的第一源极/漏极区域可耦合到数字线205-2(d)_，晶体管202-2的第二源极/漏极区域可耦合到电容器203-2，且晶体管202-2的栅极可耦合到字线204-x。如图2中所展示，单元板可耦合到电容器203-1和203-2中的每一个。单元板可以是可在各种存储器阵列配置中向其施加参考电压(例如接地)的共同节点。
根据本公开的数个实施例，存储器阵列230经配置以耦合到感测电路250。在此实施例中，感测电路250包括对应于存储器单元的相应列(例如耦合到相应对互补数字线)的感测放大器206和计算组件231。感测放大器206可耦合到所述对互补数字线205-1和205-2。计算组件231可通过通过门207-1和207-2耦合到感测放大器206。通过门207-1和207-2的栅极可耦合到操作选择逻辑213。
操作选择逻辑213可经配置以包含用于控制耦合在感测放大器206与计算组件231之间未换位的所述对互补数字线的通过门的通过门逻辑，和用于控制耦合在感测放大器206与计算组件231之间换位的所述对互补数字线的调换栅极的调换栅极逻辑。操作选择逻辑213还可耦合到所述对互补数字线205-1和205-2。操作选择逻辑213可经配置以基于选定操作而控制通过门207-1和207-2的连续性。
可操作感测放大器206以确定存储于选定存储器单元中的数据值(例如逻辑状态)。感测放大器206可包括交叉耦合的锁存器，所述锁存器可在本文中被称作主锁存器。在图2中说明的实例中，对应于感测放大器206的电路包括包含耦合到一对互补数字线d205-1和(d)_205-2的四个晶体管的锁存器215。但是，实施例不限于此实例。锁存器215可以是交叉耦合的锁存器，例如例如n沟道晶体管(例如nmos晶体管)227-1和227-2等一对晶体管的栅极与例如p沟道晶体管(例如pmos晶体管)229-1和229-2等另一对晶体管的栅极交叉耦合。包括晶体管227-1、227-2、229-1和229-2的交叉耦合的锁存器215可被称作主锁存器。
在操作中，当正感测(例如读取)存储器单元时，数字线205-1(d)或205-2(d)_中的一个上的电压将略微大于数字线205-1(d)或205-2(d)_中的另一个上的电压。act信号和rnl*信号可驱动为低以启用(例如发射)感测放大器206。具有更低电压的数字线205-1(d)或205-2(d)_将把pmos晶体管229-1或229-2中的一个接通到比pmos晶体管229-1或229-2中的另一个更大的程度，由此将具有更高电压的数字线205-1(d)或205-2(d)_驱动高到比将另一数字线205-1(d)或205-2(d)_驱动高更大的程度。
类似地，具有更高电压的数字线205-1(d)或205-2(d)_将把nmos晶体管227-1或227-2中的一个接通到比nmos晶体管227-1或227-2中的另一个更大的程度，由此将具有更低电压的数字线205-1(d)或205-2(d)_驱动低到比将另一数字线205-1(d)或205-2(d)_驱动低更大的程度。因此，在短延迟之后，具有略微更大的电压的数字线205-1(d)或205-2(d)_被驱动成穿过源晶体管的供应电压vcc的电压，且另一数字线205-1(d)或205-2(d)_被驱动成穿过吸收晶体管的参考电压(例如接地)的电压。因此，交叉耦合的nmos晶体管227-1和227-2和pmos晶体管229-1和229-2充当感测放大器对，其放大数字线205-1(d)和205-2(d)_上的差分电压并操作以锁存从选定存储器单元感测到的数据值。如本文所使用，感测放大器206的交叉耦合的锁存器可被称作主锁存器215。
实施例不限于图2中所说明的感测放大器206配置。作为实例，感测放大器206可以是电流模式感测放大器和单端感测放大器(例如耦合到一个数字线的感测放大器)。而且，本公开的实施例不限于折叠式数字线架构，例如图2中所展示的折叠式数字线架构。
结合计算组件231，可操作感测放大器206以执行将来自阵列的数据用作输入的各种操作。在数个实施例中，可将操作的结果存储回到阵列么人不通过数字线地址存取传送数据(例如不发射列编码信号使得通过本地i/o线将数据传送到阵列和感测电路外部的电路)。因而，本公开的数个实施例可比各种先前方法使用更少功率来实现执行操作和与其相关联的计算功能。此外，因为数个实施例不需要跨越本地和全局i/o线传送数据以便执行计算功能(例如在存储器与离散处理器之间)，所以数个实施例可相比于先前方法实现增加(例如更快)的处理能力。
感测放大器206可进一步包含平衡电路214，所述平衡电路可经配置以平衡数字线205-1(d)与205-2(d)_。在此实例中，平衡电路214包括耦合于数字线205-1(d)与205-2(d)_之间的晶体管224。平衡电路214还包括各自具有耦合到平衡电压(例如vdd/2)的第一源极/漏极区域的晶体管225-1和225-2，其中vdd是与阵列相关联的供应电压。晶体管225-1的第二源极/漏极区域可耦合到数字线205-1(d)，且晶体管225-2的第二源极/漏极区域可耦合到数字线205-2(d)_。晶体管224、225-1与225-2的栅极可耦合在一起，且耦合到平衡(eq)控制信号线226。因而，启动eq会启用晶体管224、225-1和225-2，这会有效地将数字线205-1(d)与205-2(d)_短路到一起和短路到平衡电压(例如vcc/2)。
虽然图2展示包括平衡电路214的感测放大器206，但是实施例不受如此限制，且平衡电路214可与感测放大器206离散地实施、实施于与图2中所展示的配置不同的配置中或完全不实施。
如下文进一步描述，在数个实施例中，可操作感测电路250(例如感测放大器206和计算组件231)以执行选定操作，并首先在感测放大器206或计算组件231中的一个中存储结果，而不通过本地或全局i/o线传送来自感测电路的数据(例如不通过启动例如列解码信号执行感测线地址存取)。
可实施对各种类型的操作的执行。举例来说，布尔运算(例如涉及数据值的布尔逻辑函数)用于许多更高级别的应用中。因此，可通过以改善方式执行操作来实现的速度和功率效率可为这些应用提供提高的速度和/或功率效率。
如图2中所展示，计算组件231还可包括锁存器，所述锁存器可在本文中被称作辅助锁存器264。辅助锁存器264可与类似于上文关于主锁存器215所描述的方式的方式配置且操作，除了包含于辅助锁存器中的所述对交叉耦合的p沟道晶体管(例如pmos晶体管)可使其相应源极耦合到供应电压(例如vdd)，且辅助锁存器的所述对交叉耦合的n沟道晶体管(例如nmos晶体管)可使其相应源极选择性地耦合到参考电压(例如接地)，使得持续启用辅助锁存器。计算组件231的配置不限于图2中所展示的配置，且各种其它实施例是可行的。
图3是说明根据本公开的数个实施例的用于存储器装置中的数据移动的电路的示意图。图3展示各自耦合到相应对互补感测线(例如数字线305-1和305-2)的八个感测放大器(例如分别在306-0、306-1、…、306-7处展示的感测放大器0、1、…、7)。图3还展示各自通过相应通过门307-1和307-2以及数字线305-1和305-2耦合到相应感测放大器(例如如针对306-0处的感测放大器0所展示)的八个计算组件(例如331-0、331-1、…、331-7处展示的计算组件0、1、…、7)。举例来说，通过门可如图2中所展示连接，并可受操作选择信号通过(pass)控制。选择逻辑的输出可耦合到通过门307-1和307-2和数字线305-1和305-2的栅极。感测放大器和计算组件的对应对可促进形成在350-0、350-1、…、350-7处指示的感测电路。
所述对互补数字线305-1和305-2上存在的数据值可负载到计算组件331-0，如结合图2所描述。举例来说，当启用通过门307-1和307-2时，所述对互补数字线305-1和305-2上的数据值可从感测放大器传递到计算组件(例如306-0到331-0)。当启动感测放大器时，所述对互补数字线305-1和305-2上的数据值可以是存储于感测放大器306-0中的数据值。
图3中的感测放大器306-0、306-1、…、306-7可各自对应于图2中所展示的感测放大器206。图3中展示的计算组件331-0、331-1、…、331-7可各自对应于图2中所展示的计算组件231。一个感测放大器与一个计算组件的组合可有助于经配置以耦合到由数个分割区共享的i/o线355的dram存储器子阵列325的部分的感测电路(例如350-0、350-1、…、350-7)，如本文所描述。图3中展示的感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7的配对组合可包含于感测组件条中，如图1b中的124处和图4a和4b中的424处所展示。
出于清楚起见而展示图3中所说明的实施例的配置，但所述配置不限于这些配置。举例来说，感测放大器306-0、306-1、…、306-7结合计算组件331-0、331-1、…、331-7和共享i/o线355的图3中所说明的配置不限于形成于存储器单元(未展示)的列322上方的感测电路的感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7的组合的一半和形成于存储器单元的列322下方的一半。形成经配置以耦合到共享i/o线的感测放大器与计算组件的此类组合的数目也不限于八个。另外，共享i/o线355的配置不限于分裂成用于单独地耦合两组互补数字线305-1和305-2中的每一个的配置，共享i/o线355的定位也不限于处于形成感测电路的感测放大器与计算组件的组合当中(例如而非在感测放大器与计算组件的组合的任一端处)。
图3中所说明的电路还展示列选择电路358-1和358-2，所述列选择电路经配置以相对于子阵列325的特定列322、与其相关联的互补数字线305-1和305-2和共享i/o线355(例如如由图1a到1c中展示的控制器140引导)实施数据移动操作。举例来说，列选择电路358-1具有经配置以与对应列耦合的选择线0、2、4和6，对应列例如是列0、列2、列4和列6。列选择电路358-2具有经配置以与例如列1、列3、列5和列7等对应列耦合的选择线1、3、5和7。在各种实施例中，结合图3所说明的列选择电路358可表示由结合图4a和4b所说明的多路复用器460体现并含于其中的功能性的至少一部分。
控制器140可耦合到列选择电路358以控制选择线(例如选择线0)来存取存储于感测放大器、计算组件中和/或所述对互补数字线(例如305-1和305-2，此时通过来自选择线0的信号启动选择晶体管359-1和359-2)上存在的数据值。启动选择晶体管359-1和359-2(例如如由控制器140引导)使得能够耦合感测放大器306-0、计算组件331-0和/或列0(322-0)的互补数字线305-1和305-2以将数字线0和数字线0*上的数据值移动到共享i/o线355。举例来说，经移动数据值可以是来自存储(高速缓存)于感测放大器306-0和/或计算组件331-0中的特定行319的数据值。来自列0到7中的每一个的数据值可类似地由启动适当选择晶体管的控制器140选择。
此外，启用(例如启动)选择晶体管(例如选择晶体管359-1和359-2)可使得特定感测放大器和/或计算组件(例如分别是306-0和/或331-0)能够与共享i/o线355耦合，使得可将由放大器和/或计算组件存储的数据值移动共享i/o线355(例如放置于共享i/o线355上和/或传送到共享i/o线355)。在一些实施例中，一次选择一个列(例如列322-0)，以耦合到特定共享i/o线355来移动(例如传送和/或传输)所存储数据值。在图3的实例配置中，共享i/o线355被说明为共享、差动i/o线对(例如共享i/o线和共享i/o线*)。因此，选择列0(322-0)可得到来自行(例如行319)和/或如存储于与互补数字线305-1和305-2相关联的感测放大器和/或计算组件中的两个数据值(例如具有0和/或1的值的两个位)。可与共享差动i/o线355的每个共享、差动i/o对(例如共享i/o和共享i/o*)并行地输入这些数据值。
如本文所描述，存储器装置(例如图1a中的120)可经配置以通过数据总线(例如156)和控制总线(例如154)耦合到主机(例如110)。存储器装置中的组121(例如图1b中的组区段123)可包含存储器单元的多个子阵列(例如图1b和1c中的125-0、125-1、…、125-n-1)。组121可包含通过存储器单元的多个列(例如图1b中的122)耦合到多个子阵列的感测电路(例如图1a中的150和图2、3、4a和4b中的对应附图标记)。感测电路可包含耦合到所述列中的每一个的感测放大器和计算组件(例如分别是图2中的感测放大器206和计算组件231)。
组121可包含多个分割区(例如图1c中的128-0、128-1、…、128-m-1)各自包含多个子阵列的相应子集。耦合到组的控制器(例如图1a到1c中的140)可经配置与以引导从第一分割区中的第一子阵列到第二子阵列(例如从图1c中的分割区128-0中的子阵列125-0到子阵列125-1)的第一数据移动并行地引导从第二分割区中的第一子阵列到第二子阵列(例如从图1c中的分割区128-1中的子阵列125-4到子阵列125-5(未展示))的第二数据移动。
在各种实施例中，存储器装置120可包含隔离电路(例如图1b和1c中的隔离条172和/或图3中的隔离条372和隔离晶体管332和333)，所述隔离电路经配置以使共享i/o线355的对应于第一分割区的第一部分与同一共享i/o线355的对应于第二分割区的第二部分断开。控制器140可经配置以引导隔离电路在第一分割区内和第二分割区内的并行数据值移动(例如传送和/或传输)期间使共享i/o线355的第一部分与第二部分断开。使共享i/o线355的部分断开可隔离第一分割区内的数据值移动与第二分割区内的并行数据值移动。
在各种实施例中，第一子阵列的感测电路(例如图1a中的150和图2、3、4a和4b中的对应附图标记)可通过共享i/o线355的第一部分耦合到第一分割区内的第二子阵列的感测电路，且第二分割区内的第一子阵列的感测电路可通过共享i/o线355的第二部分耦合到第二子阵列的感测电路。举例来说，如结合图3、4a和4b所描述，感测组件条124中的感测放大器和/或计算组件可通过选择电路358和/或多路复用器460可选择地耦合。控制器140可经配置以与引导从例如第一分割区的第一子阵列到第一分割区的第二子阵列中的多个存储器单元的多个数据值的移动并行地引导从第二分割区的第一子阵列到第二分割区的第二子阵列中的多个存储器单元的多个数据值的移动。
在一些实施例中，所述多个子阵列可各自经配置以包含相同数目个存储器单元的多个行(例如图3中的319)，和/或所述多个分割区可各自经配置以包含每个子集中的相同数目个多个子阵列。但是，实施例不受如此限制。举例来说，在各种实施例中，取决于实施方案，至少一个子阵列中的数个行和/或至少一个分割区中的数个子阵列可不同于其它子阵列和/或分割区。
存储器装置120可包含经配置以耦合到多个子阵列的感测电路的共享i/o线(例如图1c中的155)，以便可选择地实施从第一子阵列中的存储器单元到第二子阵列中的存储器单元的并行数据值移动。在各种实施例中，存储器装置120可包含由分割区(例如图3中的355和图4a和4b中的455-1、455-2、…、455-m)共享的多个i/o线，以便可选择地实施从第一到第二子阵列的多个数据值的并行移动(例如在同一分割区或不同分割区中)。使用例如dram逻辑和/或电气接口在存储器单元的组中的依序子阵列之间，控制器140可经配置以响应于命令(例如来自主机110)而使用本文中所描述的并行经分割数据移动来移动(传送和/或传输)数据值。举例来说，控制器可经配置以使用用于实施dram逻辑和/或电气接口的所存储指令。
如本文所描述，响应于通过共享i/o线将来自源位置的数据(例如传送和/或传输)移动到目的地位置的命令，存储器单元的阵列可包含其中配置控制器的dram存储器单元的实施方案，源位置可在存储器装置中的第一组中且目的地位置可在第二组中，和/或源位置可在存储器装置中的一个组的第一子阵列中且目的地位置可在同一组的第二子阵列中。第一子阵列与第二子阵列可在组的同一分割区中，或所述子阵列可在所述组的不同分割区中。
图3示意性地说明与子阵列325相关联的隔离条372。在一些实施例中，子阵列325可以在分割区的第一方向上是最后子阵列(例如如图1c中的分割区128-0中的子阵列125-3处所展示)。隔离条372可包含经配置以可选择地(例如如由控制器140引导)连接和断开选定共享i/o线355的部分的数个隔离晶体管332。虽然图3展示用于共享i/o线355的两个所说明部分中的每一个的一个晶体管332、333，但是在一些实施例中，可存在经配置以可选择地连接和断开共享i/o线355的两个部分的一个晶体管(例如晶体管332)。在一些实施例中，隔离条372可与分割区中的最后子阵列的感测组件条(例如如图1c中的子阵列128-0的172-0所展示)与相关联地定位。
多个共享i/o线中的每一个(例如图3中的355和图4a和4b中的455-1、455-2、…、455-m)也可耦合到相应数目个辅助放大器361。数个辅助放大器361中的每一个可经配置以增大通过共享i/o线355移动的数据值的电压(例如以辅助读取/写入操作、子阵列间数据移动和/或分割区间数据移动)。数个辅助放大器中的每一个可沿着共享i/o线355由数个(例如多个)子阵列分离。在一些实施例中，辅助放大器361可与辅助放大器之间的特定数目个子阵列间隔开但是实施例不受如此限制。举例来说，辅助放大器可与其之间的可变数目个子阵列间隔开，这取决于实施方案。在一些实施例中，数个辅助放大器361可与邻近分割区之间的隔离条372中的隔离电路(例如晶体管332和333)相关联。
图4a和4b表示说明根据本公开的数个实施例的用于存储器装置中的数据移动的电路的另一示意图。如图1b和1c中所说明和在图4a和4b中更详细地展示，dram存储器装置的组区段可包含多个子阵列，所述子阵列在图4a和4b中在425-0处指示为子阵列0且在425-n-1处指示为子阵列n-1。
应被视为水平地连接的图4a与4b说明每个子阵列(例如图4a中部分地展示和图4b中部分地展示的子阵列425-0)可具有数个相关联感测放大器406-0、406-1、…、406-x-1和计算组件431-0、431-1、…、431-x-1。举例来说，每个子阵列425-0、…、425-n-1可具有一或多个相关联感测组件条(例如图1b中的124-0、…、124-n-1)。根据本文中所描述的实施例，每个子阵列425-0、…、425-n-1可分裂成部分462-1(图4a中所展示)、462-2、…、462-m(图4b中所展示)。部分462-1、…、462-m可各自分别包含特定数目个(例如2个、4个、8个、16个等等)感测放大器和计算组件(例如感测电路150)，连同可以可选择地耦合到给定共享i/o线(例如455-m)的列422-0、…、422-x-1当中的对应列(例如422-0、422-1、…、422-7)。感测放大器和计算组件的对应对可促进形成在图4a和4b中的450-0、450-1、…、450-x-1处指示的感测电路。
在一些实施例中，如图3、4a和4b中所展示，可以可选择地耦合到共享i/o线455(其可以是共享的差动线对)的感测放大器和计算组件连同对应列的特定数目可以是八个。子阵列的部分462-1、462-2、…、462-m的数目可与可耦合到子阵列的共享i/o线455-1、455-2、…、455-m的数目相同。子阵列可根据用于在子阵列425-0、425-1、425-n-1之间耦合共享i/o线455-1、455,2、…、455-m的各种dram架构而布置。
举例来说，图4a中的子阵列0(425-0)的部分462-1可对应于图3中所说明的子阵列的部分。因而，感测放大器0(406-0)和计算组件0(431-0)可耦合到列422-0。如本文所描述，列可经配置以包含被称作数字线0和数字线0*的一对互补数字线。但是，替代性实施例可包含用于存储器单元的单个列的单个数字线405-0(感测线)。实施例不受如此限制。
如图1b和1c中所说明和在图4a和4b中更详细地展示，在各种实施例中，感测组件条可从子阵列的一端延伸到所述子阵列的相对端。举例来说，如针对子阵列0(425-0)所展示，示意性地展示为高于和低于折叠式感测线架构中的dram列的感测组件条0(424-0)可包含并从部分462-1中的感测放大器0(406-0)和计算组件0(431-0)延伸到子阵列0(425-0)的部分462-m中的感测放大器x-1(406-x-1)和计算组件x-1(431-x-1)。
如结合图3所描述，针对感测放大器406-0、406-1、…、406-x-1结合计算组件431-0、431-1、…、431-x-1和共享i/o线0(455-1)到共享i/o线m-1(455-m)在图4a和4b中所说明的配置不限于感测放大器与感测电路(450)的形成于存储器单元的列上方的计算组件的组合的一半和形成于折叠式dram架构中的存储器单元422-0、422-1、…、422-x-1的列下方的一半。举例来说，在各种实施例中，用于特定子阵列425的感测组件条424可形成为感测组件条的任何数目个感测放大器和计算组件形成于存储器单元的列上方和/或下方。因此，在如图1b和1c中所说明的一些实施例中，感测电路和对应感测组件条的所有感测放大器和计算组件可形成为高于或低于存储器单元的列。
如结合图3所描述，每个子阵列可具有经配置以相对于例如子阵列425-0等子阵列和其互补数字线的特定列422实施数据移动操作的列选择电路(例如358)，从而将来自感测放大器406和/或计算组件431的所存储数据值耦合到给定共享i/o线455-1、…、455-m(例如图3中的互补共享i/o线355)。举例来说，控制器140可引导感测到的子阵列425-0的特定行(例如行319)中的存储器单元的数据值并将其移动到相同或不同编号的列中的一或多个子阵列425-1、425-2、…、425-n-1的相同或不同编号的行。举例来说，在一些实施例中，数据值可从第一子阵列的部分移动到第二子阵列的不同部分(例如不一定从子阵列0的部分462-1移动到子阵列n-1的部分462-1)。在一些实施例中，可使用移位技术来将数据值从部分462-1中的列移动到部分462-m中的列。
列选择电路(例如图3中的358)可引导子阵列的部分(例如子阵列425-0的部分462-1)中的八个列(例如数字/数字*(digit/digit*))中的每一个的移动(例如依序移动)，使得用于那个部分的感测组件条(例如424-0)的感测放大器和计算组件可以特定次序(例如以感测所述列的次序)存储(高速缓存)并将所有数据值移动到共享i/o线。在互补数字线数字/数字*和互补共享i/o线355的情况下，对于八个列中的每一个，可存在从子阵列的一个部分排序到共享i/o线的16个数据值(例如位)，使得一次从感测放大器和/或计算组件中的每一个向互补共享i/o线中的每一个输入一个数据值(例如位)。
因而，在子阵列的2048个部分各自具有八个列(例如子阵列425-0、425-1、…、425-n-1中的每一个的子阵列部分462-1)且各自经配置以耦合到不同共享i/o线(例如455-1到455-m)的情况下，2048个数据值(例如位)可在大体上相同的时间点(例如并行地)移动到所述多个共享i/o线。因此，举例来说，所述多个共享i/o线可以是至少一千位元宽(例如2048位宽)，以便增大dram实施方案中的数据移动的速度、速率和/或效率(例如相对于64位宽数据路径)。
如图4a和4b中所说明，在每个子阵列(例如子阵列425-0)中，一或多个多路复用器460-1和460-2可耦合到用于子阵列的感测组件条424-0的每个部分462-1、462-2、…、462-m的感测放大器和计算组件。在各种实施例中，结合图4a和4b所说明的多路复用器460可至少包含由结合图3所说明的列选择电路358体现并含于其中的功能性。多路复用器460-1和460-2可经配置以存取、选择、接收、协调、组合并将(例如传送和/或传输)由子阵列的部分(例如部分462-1)中的数个选定感测放大器和计算组件存储(高速缓存)的数据值(例如位)移动到共享i/o线(例如共享i/o线455-1)。多路复用器可形成于感测放大器和计算组件与共享i/o线之间。因而，如本文所描述的共享i/o线可经配置以在组区段子阵列的对之间耦合源位置与目的地位置来改善数据移动。
如本文所描述，控制器(例如140)可耦合到存储器装置(例如121)的组，以执行将所述组中的数据从源位置(例如子阵列425-0)移动到目的地位置(例如子阵列425-n-1)的命令。在各种实施例中，组区段可在所述组区段中包含存储器单元的多个子阵列(例如子阵列125-0到125-n-1和425-0到425-n-1)。在各种实施例中，组区段可进一步包含通过多个列(例如存储器单元的322-0、422-0和422-1)耦合到多个子阵列的感测电路(例如150)。感测电路可包含耦合到所述列中的每一个且被配置成实施移动数据的命令的感测放大器和计算组件(例如分别是图2中的206和231和图3、4a和4b中的附图标记对应处)。
在各种实施例中，组区段可进一步包含共享i/o线(例如155、355、455-1和455-m)以耦合源位置与目的地位置来移动数据。另外，控制器可经配置以引导多个子阵列和感测电路对移动到组区段中的目的地位置(例如不同选定子阵列的特定行和/或列中的选定存储器单元)的数据执行数据写入操作。
根据各种实施例，所述设备可包含包含数个感测放大器和计算组件的感测组件条(例如124和424)，其数目对应于存储器单元中的列的数目(例如其中存储器单元的每个列经配置以耦合到感测放大器和/或计算组件)。组区段中的感测组件条(例如424-0到424-n-1)的数目可对应于组区段(例如425-0到425-n-1)中的子阵列的数目。
所述数个感测放大器和计算组件可以可选择地(例如依序)耦合到所述共享i/o线(例如如由图3中的358-1、358-2、359-1和359-2处的列选择电路所展示)。列选择电路可经配置以可选择地将共享i/o线耦合到例如源位置中的八个感测放大器和计算组件中的一或多个(例如如图3中的子阵列325和图4a和4b中的子阵列部分462-1到462-m中所展示)。因而，源位置中的八个感测放大器和计算组件可依序耦合到共享i/o线。根据一些实施例，形成于阵列中的共享i/o线的数目可对应于阵列中的列的数目除以可以可选择地耦合到共享i/o线中的每一个的八个感测放大器和计算组件。举例来说，当在阵列(例如组区段)中或在其每个子阵列中存在16,384个列和每列一个感测放大器和计算组件时，16,384个列除以八得到2048个共享i/o线。
根据一些实施例，源感测组件条(例如124和424)可包含数个感测放大器和/或计算组件，所述感测放大器和/或计算组件经选择和配置以移动(例如传送和/或传输)从平行于多个共享i/o线的源位置的行感测到的数据值(例如数个位)。举例来说，响应于以后列选择电路依序感测的命令，存储于子阵列的行的选定列的存储器单元中的数据值可由感测组件条的感测放大器和/或计算组件感测并存储(高速缓存)于其中，直到数据值数(例如位数)到达存储于行中的数据值数和/或阈值(例如感测组件条中的感测放大器和/或计算组件的数目)，并接着通过所述多个共享i/o线移动(例如传送和/或传输)数据值为止。在一些实施例中，数据的阈值量可对应于所述多个共享i/o线的至少一千位宽度。
或者或另外，数据值可从与子阵列中的行相关联的第一计算组件的辅助锁存器(例如，通过特定感测组件条)移动到与同一行相关联的第二计算组件中的辅助锁存器，或反之亦然。在一些实施例中，在计算组件的辅助锁存器之间的移动可涉及使用相应耦合的感测放大器和/或主锁存器。在各种实施例中，数据值可在辅助锁存器之间移动以存储在与源位置相同的行中和/或存储于相同子阵列、数个(例如，一或多个)不同子阵列、相同分割区和/或数个不同分割区的不同目的地位置(例如，行)中。
如本文所描述，控制器可经配置以通过共享i/o线将数据值从源位置中的选定行和选定列移动到目的地位置中的选定行和选定列。在各种实施例中，可响应于耦合到特定子阵列125-0、125-1、…、125-n-1和/或子阵列的特定感测组件条124-0、124-1、…、124-n-1的控制器140的命令而移动数据值。源(例如，第一)子阵列的特定行中的数据值可移动到目的地(例如，第二)子阵列的特定行。在一些实施例中，来自源和/或目的地子阵列中的其它行的数据值可保持不移动。在各种实施例中，每个子阵列可包含256、512、1024个行，以及其它数目个行。举例来说，在一些实施例中，数据值可从源子阵列的第一行依序移动到目的地子阵列的相应第一行，接着从源子阵列的第二行移动到目的地子阵列的相应第二行，接着从源子阵列的第三行移动到目的地子阵列的相应第三行，以此类推，直到子阵列的最后行为止。如本文所描述，相应子阵列可在同一分割区中或不同分割区中。任何数目个列的数据值可从源子阵列移动到目的地子阵列。举例来说，可选择将源子阵列中的一个行到所有行的数据值移动到目的地子阵列中的任何位置处的另一行到所有行。
根据各种实施例，源位置(例如第一子阵列)中的输入到控制器的选定行和选定列可不同于目的地位置(例如第二子阵列)中的选定行和选定线。因而，源子阵列中的选定行和选定列的存储器单元中的数据的位置可不同于移动到目的地子阵列中的选定行和选定列的存储器单元的数据的位置。举例来说，源位置可以是图4a中的子阵列425-0的部分462-1的特定行和数字线，且目的地可以是图4b中的子阵列425-n-1中的部分462-m的不同行和数字线。
如本文所描述，目的地感测组件条(例如124和424)可与源感测组件条相同。举例来说，多个感测放大器和/或计算组件可经选择和配置(例如取决于来自控制器的命令)以将感测到的数据可选择地移动(例如传送和/或传输)到耦合的共享i/o线并可选择地接收来自多个耦合的共享i/o线中的一个的数据(例如以移动到目的地位置)。可使用列选择电路(例如图3中的358-1、358-2、359-1和359-2)和/或本文中所描述的多路复用器(例如图4a和4b中的460-1和460-2)来执行对目的地感测组件条中的感测放大器和计算组件的选择。
根据一些实施例，控制器可经配置以将由目的地感测组件条中的多个选定感测放大器和/或计算组件可选择地接收到的一定量的数据(例如数个数据位)写入到目的地子阵列中的目的地位置的选定行和列。在一些实施例中，待写入的数据量对应于多个共享i/o线的至少一千位宽度。
根据一些实施例，目的地感测组件条可包含多个选定感测放大器和计算组件，所述感测放大器和计算组件经配置以在接收的数据值的量(例如数据位的数目)超出所述多个共享i/o线的至少一千位宽度时存储接收到的数据值(例如位)。根据一些实施例，控制器可经配置以将所存储数据值(例如数据位的数目)作为多个子集所述到目的地位置中的选定行和列。在一些实施例中，所写入数据的至少第一子集的数据值量可对应于所述多个共享i/o线的至少一千位宽度。根据一些实施例，控制器可经配置以将所存储数据值(例如数据位的数目)作为单个集合(例如不作为数据值的子集)写入到目的地位置中的选定行和列。
如本文所描述，控制器(例如140)可耦合到存储器装置(例如120)的组(例如121)以在所述组中执行用于并行经分割数据移动的命令。存储器装置中的组可包含各自包含相应多个子阵列(例如如图1b和1c中所展示的125-0、125-1、…、125-n-1和如图4a和4b中所展示的425-0、425-1、…、425-n-1)的多个分割区(例如图1c中的128-0、128-1、…、128-m-1)。
所述组可包含与多个子阵列成间距且通过多个感测线(例如图2中的205-1和205-2、305-1和305-2，和图3、4a和4b中的对应附图标记处)耦合到多个子阵列的感测电路(例如图1a中的150和图2中的250)。在一些实施例中，感测电路可包含可耦合到感测线的感测放大器和计算组件(例如分别是图2中的206和231，和图3、4a和4b中的对应附图标记处)。
所述组还可包含多个共享i/o线(例如图3中的355和图4a和4b中的455-1、455-2、…、455-m)，所述i/o线经配置以耦合到多个子阵列的感测电路以可选择地实施多个数据值在第一分割区(例如图1c中的分割区128-0)的子阵列(例如图1c中的子阵列125-3)之间的移动，且并行地实施多个数据值在第二分割区(例如分割区128-1)的子阵列(例如子阵列125-4)之间的移动。隔离电路(例如图1b和1c中的隔离条172和/或图3中的隔离条372和隔离晶体管332和333)可经配置以可选择地连接或断开由第一分割区与第二分割区共享的i/o线的部分。
控制器可经配置以可选择地引导隔离电路使多个共享i/o线的对应于第一分割区和第二分割区的部分断开。举例来说，断开所述部分可允许第一数据移动(例如从第一分割区中的第一子阵列到第二子阵列)与并行的第二数据移动(例如从第二分割区中的第一子阵列到第二子阵列)隔离。控制器还可经配置以可选择地引导隔离电路连接多个共享i/o线的对应于第一分割区和第二分割区的部分。举例来说，连接所述部分可实现从第一分割区中的子阵列到第二分割区中的子阵列的数据移动。
控制器可经配置以可选择地引导隔离电路连接所述多个共享i/o线的对应于第三分割区(未展示)和第四分割区(例如图1c中的分割区128-m-1)的部分。照此连接对应于第三和第四分割区的部分可实现从第三分割区中的子阵列到第四分割区中的子阵列的并行数据移动，且并行地实现从第一分割区中的子阵列到第二分割区中的子阵列的数据移动，如刚描述。控制器还可经配置以可选择地引导隔离电路使多个共享i/o线的对应于第二分割区和第三分割区的部分断开。照此使第二分割区与第三分割区断开可隔离从第一分割区到第二分割区的数据移动与从第三分割区到第四分割区的并行数据移动。
可针对第一感测组件条选择(例如通过适当的选择线借助控制器和/或子阵列控制器打开)行，且可感测行中的存储器单元的数据值。在感测之后，可将第一感测组件条耦合到所述共享i/o线，连同将第二感测组件条耦合到同一共享i/o线。第二感测组件条可仍处于预装载状态下(例如就绪接受数据)。在已将来自第一感测组件条的数据移动(例如驱动)到第二感测组件条中之后，第二感测组件条可发射(例如锁存)以将数据存储到相应感测放大器和计算组件中。可打开耦合到第二感测组件条的行(例如在锁存数据之后)，且可将驻留于感测放大器和计算组件中的数据写入到那个行的目的地位置中。
在一些实施例中，2048个共享i/o线可经配置为2048位宽共享i/o线。根据一些实施例，可通过将由阵列中的存储器单元的行交叉的阵列中的列的数目除以所述多个共享i/o线的2048位宽度来确定用于将数据从源位置中的第一行移动到目的地位置中的第二行的周期的数目。举例来说，阵列(例如组、组区段或其子阵列)可具有16,384个列，这可对应于行中的16,384个数据值，所述数据值在除以与所述行相交的多个共享i/o线的2048位宽度时可得到八个周期。在每个单独的周期内，可在大体上相同的时间点移动2048个数据值来在八个周期完成之后移动行中的所有数据(例如一次并行地按所述多个共享i/o线中的每一个移动一个数据值)。或者或另外，可通过将由阵列中的存储器单元的行交叉的阵列中的列的数目除以所述多个共享i/o线的2048位宽度并使结果乘以控制器的时钟速率来确定用于将数据从源位置中的第一行移动到目的地位置中的第二行的带宽。在一些实施例中，确定阵列的行中的数据值的数目可基于阵列中的多个感测(数字)线。
根据一些实施例，第一子阵列中的源位置和第二子阵列中的目的地位置可位于存储器装置的单个组区段中(例如如图1b到1c和图4a到4b中所展示)。或者或另外，第一子阵列中的源位置和第二子阵列中的目的地位置可在存储器装置的耦合到多个共享i/o线的单独组和组区段中。因而，可通过所述多个共享i/o线将数据值从用于第一子阵列的第一感测组件条移动(例如并行地)到用于第二子阵列的第二感测组件条。
根据各种实施例，控制器140可选择(例如通过适当的选择线打开)存储器单元的对应于源位置的第一行来使第一感测组件条感测存储于其中的数据，将所述多个共享i/o线耦合到第一感测组件条，并将第二感测组件条耦合到所述多个共享i/o线(例如通过列选择电路358-1、358-2、359-1和359-2和/或多路复用器460-1和460-2)。因而，可通过所述多个共享i/o线将数据值从第一感测组件条并行地移动到第二感测组件条。第一感测组件条可存储(例如高速缓存)感测到的数据且第二感测组件条可存储(例如高速缓存)经移动数据。
控制器可针对第二感测组件条选择(例如通过适当的选择线打开)存储器单元的对应于目的地位置的第二行(例如通过列选择电路358-1、358-2、359-1和359-2和/或多路复用器460-1和460-2)。控制器可接着引导将移动到第二感测组件条的数据写入到存储器单元的第二行中的目的地位置。
可在所有感测组件条之间共享所述共享i/o线。在各种实施例中，一个感测组件条或一对感测组件条(例如耦合源位置与目的地位置)可在任何给定时间与所述共享i/o线通信。如本文所描述，源子阵列的源行(例如512个行中的任一个)可不同于(例如不必匹配)目的地子阵列的目的地行，其中在各种实施例中，源和目的地子阵列可在存储器单元的相同或不同组和组区段中。此外，选定源列(例如经配置以耦合到特定共享i/o线的八个源列中的任一个)可不同于目的地子阵列的选定目的地列(例如不必与其匹配)。
虽然本文中的描述已出于清楚起见而引用四个分割区，但是在本文中呈现的设备和方法可经调适以用于共享i/o线、分割区子阵列和/或其中的行的任何数目个部分。举例来说，控制器可发送通过隔离电路从组中的第一子阵列到所述组中的最后子阵列直接连接和断开共享i/o线的相应部分，以实现从任一分割区中的子阵列到任一其它分割区中的子阵列的数据移动(例如分割区可邻近于和/或由数个其它分割区分离)。另外，虽然共享i/o线的两个断开的部分被描述成实现两个相应配对的分割区内的并行数据移动，但是控制器可发送通过隔离电路直接连接和断开共享i/o线的任何数目个部分以实现任何数目个相应配对的分割区内的并行数据移动。此外，可在第一方向和/或第二方向中的任一个上在共享i/o线的相应部分中并行地可选择地移动数据。
虽然已在本文中说明并描述了包含感测电路、感测放大器、计算组件、感测组件条、共享i/o线、列选择电路、多路复用器、隔离条、辅助放大器等等的各种组合和配置的实例实施例，但是本公开的实施例不限于在本文中明确叙述的那些组合。本文中所公开的感测电路、感测放大器、计算组件、感测组件条、共享i/o线、列选择电路、多路复用器、隔离条、辅助放大器等等的其它组合和配置明确地包含于本公开的范围内。
虽然已在本文中说明并描述了具体实施例，但是所属领域的一般技术人员应理解，经计算以实现相同结果的布置可取代所展示具体实施例。本公开意图覆盖本公开的一或多个实施例的改编或变化。应理解，已以说明性方式而非限制性方式进行以上描述。对于所属领域的技术人员来说在审阅上述描述之后上述实施例的组合以及本文中未具体描述的其它实施例将是显而易见的。本公开的一或多个实施例的范围包含在其中使用以上结构和程序的其它应用。因此，应参考所附权利要求书连同此类权利要求有权享有的等效物的全范围确定本公开的一或多个实施例的范围。
在前述具体实施方式中，出于简化本公开的目的而将一些特征一并归到单个实施例中。此公开方法不应被理解为反映本公开的所公开的实施例必须比在每项权利要求中明确叙述使用更多特征的意图。实际上，如所附权利要求书所反映，本发明主题在于单个所公开实施例的不到全部的特征。因此，以下权利要求特此并入于具体实施方式中，其中每项权利要求就其自身来说作为单独实施例。