一种混合信号发生器的制作方法

本申请属于信号发生器技术领域，尤其涉及一种混合信号发生器。

背景技术：

信号发生器在日常生活中扮演着重要的角色，在无线通信、雷达、量子计算等领域有着广泛的应用。在无线通信中控制接收与发送的频率，实现各种调制信号的产生；在雷达领域，需要产生抗干扰能力强的跳频信号；在量子计算领域，对量子比特的操控需要使用频率分辨率高、频率可调的信号。

常用的信号发生器包括基于pll(phaselockedloop，锁相环)的信号发生器、采用dds(directdigitalsynthesis，直接数字合成)芯片的信号发生器、任意波形发生器等等。基于pll的信号发生器通过闭环的负反馈控制，结合倍频、分频技术，使得输出信号频率与参考信号频率有着确定的数学关系、输出信号的相位与参考信号有着确定的关系，可以产生稳定度高、相位噪声小的单频信号，但也存在无法精确、快速地调节频率输出的问题。dds芯片实时地构建出输出信号的数字波形，经dac(digital-to-analogconverter，数字模拟转换器)输出模拟信号，输出信号频率切换速度快、调频带宽大，但生成复杂波形较为困难、存储的切换的频率数目不多。通常的任意波形发生器采用直接模式，将存储的数字波形逐点输出到dac得到模拟信号，可以产生几乎任何波形的信号，但波形长度受限于存储容量，以2.8ghz采样率、14bit分辨率的ad9129为例，4gb的ddr3存储容量仅能存储约2.285g个样点，可以播放0.816s。现如今，随着技术的发展，有些任意波形发生器还具备了利用dds实时产生一些简单波形的能力。

目前，analogdevices公司推出的dds芯片3.5ghz采样率的ad9914，提供了单音模式、调制模式、线性扫描模式、跳频模式，内部寄存器满足8种频率/相位配置，支持串行总线或高速并行端口向芯片内部的频率寄存器写入频率字，再将i/o_update引脚置位实现更新。集成的dds芯片，频率的切换速度快，波形连续。但在输出信号的类型上，受限于已有模式的种类，在输出复杂波形时较为困难。另外，现有技术中公开的任意波形发生器架构下的信号发生器，通过sram(staticrandom-accessmemory，静态随机存取存储器)存储波形，实现任意波形的输出，可以输出多种用户自定义的信号，但波形长度受限于存储器的容量。

技术实现要素：

有鉴于此，本申请提供了一种混合信号发生器，能够使用固定存储空间的参数刻画波形，实时地解码波形数据字生成混合波形，进而输出混合信号，能够压缩存储相应的数字波形所需的空间，尽可能地规避任意波形发生器输出时波形长度受限于存储容量的问题。

本申请提供了一种混合信号发生器，包括：时钟管理模块、总线控制模块、波形数据存储模块和混合信号发生模块，其中：

所述时钟管理模块分别与所述总线控制模块和混合信号发生模块相连，用于接受参考时钟，生成所述混合信号发生模块的高速时钟和工作时钟，以及所述总线控制模块和所述波形数据存储模块所需的工作时钟；

所述总线控制模块分别与上位机和混合信号发生模块相连，用于上位机与所述混合信号发生模块之间的通信，实时解析并处理上位机发送至所述混合信号发生模块的指令、地址和波形数据；

所述波形数据存储模块与所述总线控制模块相连，用于存储波形信号的数据信息；

所述混合信号发生模块与所述波形数据存储模块相连，用于基于所述波形数据存储模块存储的波形信号的数据信息输出混合信号。

优选地，所述混合信号发生模块包括：混合波形生成模块和高速的数字模拟转换模块；其中：

所述混合波形生成模块与所述总线控制模块、波形数据存储模块和高速的数字模拟转换模块相连，用于对所述波形数据存储模块中存储的波形信号的数据信息进行解码实时生成混合信号的波形；

所述高速的数字模拟转换模块，用于基于混合波形生成模块生成的混合信号的波形输出混合信号。

优选地，所述高速的数字模拟转换模块包括：并串转换模块和数字模拟转换器，其中：

所述并串转换模块，用于将所述混合信号的波形编码到更高的频率发送至所述数字模拟转换器；

所述数字模拟转换器，用于基于接收到的所述混合信号的波形输出混合信号。

优选地，所述波形数据存储模块为基于fpga内部bram与外部ddr3的数据存储模块。

优选地，所述混合波形生成模块包括：多个幅度、频率、相位均可调的单频波形生成模块。

优选地，所述单频波形生成模块包括：dds单元和dsp乘法单元。

优选地，所述dds单元包括：相位累加器、相位加法器和相位-幅度查找表。

综上所述，本申请公开了一种混合信号发生器，包括：时钟管理模块、总线控制模块、波形数据存储模块和混合信号发生模块，其中：时钟管理模块分别与总线控制模块和混合信号发生模块相连，用于接受参考时钟，生成混合信号发生模块的高速时钟和工作时钟，以及总线控制模块和波形数据存储模块所需的工作时钟；总线控制模块分别与上位机和混合信号发生模块相连，用于上位机与混合信号发生模块之间的通信，实时解析并处理上位机发送至混合信号发生模块的指令、地址和波形数据；波形数据存储模块与总线控制模块和相连，用于存储波形信号的数据信息；混合信号发生模块与波形数据存储模块相连，用于基于波形数据存储模块存储的波形信号的数据信息输出混合信号。能够使用固定存储空间的参数刻画波形，实时地解码波形数据生成混合波形，进而输出混合信号，能够压缩存储相应的数字波形所需的空间，尽可能地规避任意波形发生器输出时波形长度受限于存储容量的问题。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请公开的一种混合信号发生器实施例1的结构示意图；

图2为本申请公开的一种混合信号发生器实施例2的结构示意图；

图3为本申请公开的混合信号发生模块的结构示意图；

图4为本申请公开的单频波形的波形数据字示意图；

图5为本申请公开的单频波形生成模块的结构示意图；

图6为本申请公开的单频波形生成子模块的结构示意图；

图7为本申请公开的相位-幅度查找表图解示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如图1所示，为本申请公开的一种混合信号发生器实施例1的结构示意图，本混合信号发生器可以包括时钟管理模块、总线控制模块、波形数据存储模块和混合信号发生模块，其中：

时钟管理模块分别与总线控制模块和混合信号发生模块相连，用于接受参考时钟，生成混合信号发生模块的高速时钟和工作时钟，以及总线控制模块和波形数据存储模块所需的工作时钟；

总线控制模块分别与上位机和混合信号发生模块相连，用于上位机与混合信号发生模块之间的通信，实时解析并处理上位机发送至混合信号发生模块的指令、地址和波形数据；

波形数据存储模块与总线控制模块相连，用于存储波形信号的数据信息；

混合信号发生模块与波形数据存储模块相连，用于基于波形数据存储模块存储的波形信号的数据信息输出混合信号。

上述实施例公开的混合信号发生器的工作原理为：

步骤(1)初始状态时，此状态下混合信号发生器不进行任何操作，等候上位机发送指令则进入步骤(2)，反之停留在步骤(1)；

步骤(2)接受上位机发出的控制命令，进入指令判断，如果判断为错误的指令则返回步骤(1)，判断为波形数据写入指令则进入步骤(3)，判断为播放预设定指令则进入步骤(4)，判断为播放波形则进入步骤(5)；

步骤(3)将从上位机接收到的波形数据写入到波形数据存储模块13，写入完毕后，将数据读回检验，若检验结果为正确，则返回步骤(1)，若错误，则再次进入步骤(3)；

步骤(4)进行播放的预设定，分为两部分，一是选择触发模式还是连续播放模式，二是波形数据存储模块13中存储数据的分段、波形数据解码方式的设定；

步骤(5)播放开始，该过程会自动读取步骤(4)中的播放预设定，然后按照预设定中的解码方式读取步骤(3)中已写入的存储数据，实时地生成波形，将数字波形通过混合信号发生模块14输出混合信号。播放过程中若有新指令进入或是播放内容已播放完毕，则会返回步骤(1)。

综上所述，在上述实施例中，能够使用固定存储空间的参数刻画波形，实时地解码波形数据生成混合波形，进而输出混合信号，能够压缩存储相应的数字波形所需的空间，尽可能地规避任意波形发生器输出时波形长度受限于存储容量的问题。

如图2所示，为本申请公开的一种混合信号发生器实施例2的结构示意图，本混合信号发生器可以包括时钟管理模块、总线控制模块、波形数据存储模块和混合信号发生模块，其中：混合信号发生模块包括：混合波形生成模块和高速的数字模拟转换模块；高速的数字模拟转换模块包括：并串转换模块和数字模拟转换器，其中：

时钟管理模块分别与总线控制模块和混合信号发生模块相连，用于接受参考时钟，生成混合信号发生模块的高速时钟和工作时钟，以及总线控制模块和波形数据存储模块所需的工作时钟；

总线控制模块分别与上位机和混合信号发生模块相连，用于上位机与混合信号发生模块之间的通信，实时解析并处理上位机发送至混合信号发生模块的指令、地址和波形数据；

波形数据存储模块与总线控制模块相连，用于存储波形信号的数据信息；

混合信号发生模块与波形数据存储模块相连，用于基于波形数据存储模块存储的波形信号的数据信息输出混合信号；

混合波形生成模块与总线控制模块、波形数据存储模块和高速的数字模拟转换模块相连，用于对波形数据存储模块中存储的波形信号的数据信息进行解码实时生成混合信号的波形；

高速的数字模拟转换模块，用于基于混合波形生成模块生成的混合信号的波形输出混合信号；

并串转换模块，用于将混合信号的波形编码到更高的频率发送至数字模拟转换器；

数字模拟转换器，用于基于接收到的混合信号的波形输出混合信号。

具体的，在上述实施例中，总线控制模块可以为：usb总线控制模块、pci总线控制模块、pxi总线控制模块或网口总线控制模块等。

具体的，在上述实施例中混合信号发生模块的其中一种结构示意图如图3所示，以virtex-7fpga为例，其系统工作时钟的频率限制在400mhz以内，在dac采样率达到ghz时，需要将fpga系统时钟下产生的波形数据经过并串转换，编码到更高频率再向dac传输。

混合信号发生模块是本申请的核心技术，如图3所示，利用多个幅度、频率、相位均可调的单频波形生成模块实时产生单频波形，相加产生包含多个频率分量的混合波形，通过并串转换模块将生成的数字波形编码到更高的频率发送到dac，进而由dac输出混合信号。

图中参数l、n、k，l为频率分量的个数，n为dac的分辨率，k是dac的采样率与系统工作时钟的比值。对于并串转换模块，k或k/2是它的转换比，需要考虑dac的架构，当dac采用交替采样方式获取波形数据时(如ad9129)，会有两组nbit数据输入，这时采用的是k/2的并串转换比；当dac只有一组nbit数据输入时(如ad9139、ad9161/2)，这时采用的是k的并串转换比。在本发明的实现中，采用了ad9129作为dac，这三项参数设置为：l取4，n取14，k取16，并串转换比为8。在本申请中，高速时钟的频率为700mhz，系统时钟的频率为175mhz。

具体的，在上述实施例中，单频波形的波形数据字的示意图如图4所示，对于单个频率分量，其有效信息为：幅度、频率、初相位、播放时间，其中，幅度、频率和初相位为波形形状参数，播放时间为波形长度参数，这四个参数可以完整地描述一段正弦波波形。单频波形的波形数据字如图4示，每个频率分量占用128bit(即16b)的数据：16bit的幅度、32bit的频率与初相位，频率与初相位的范围是用32bit表示的0到2π，用于在播放时间内的正弦波波形的生成；48bit的播放时间最低位对应于dac采样时钟的一个时钟周期，在本发明的实现中为357ps，故播放时间最高可达256t个dac采样时钟的时钟周期即27小时54分。

具体的，在上述实施例中，单频波形生成模块的结构图如图5所示，dac的数据率是dac采样率×nbit，显然，在高速dac的应用中，400mhz以内的系统时钟的一个时钟周期仅生成一个nbit的数据，是不能满足dac的数据率的需求的。因此，需要在一个系统时钟周期下同时生成k×nbit的数据才能满足。通过k个单频波形生成子模块并行的处理实现一个时钟周期产生k×nbit的数据。

具体的，在上述实施例中，单频波形生成子模块的结构图如图6所示，生成的波形数据中，播放时间参量控制幅度、频率、初相位三个参量生效的时间，这三个参量只需经过流水线式的dds单元、dsp乘法单元即可得到k个nbit数字波形。两个模块的作用分别是：dds单元利用频率、相位产生dds波形；乘法单元运用dsp将dds波形与幅度控制字做相乘，实现幅度可调的同时对输出的数字波形做了截断以匹配dac的位数。

具体的，如图7所示，为本申请公开的相位-幅度查找表图解，dds单元内部，分为相位累加器、相位加法器、相位-幅度查找表三个部分，三部分协同作用实现频率、初相位到正弦波形的实时变换。相位累加器对频率控制字做累加操作，产生频率的累加结果；相位加法器将频率的累加结果与初相位做相加，生成当前相位；如图7示，相位-幅度查找表通过查找表，将当前相位变换得到当前相位所对应的正弦函数的幅度值，而当前相位在每个时钟周期累加，所得到的幅度也会对应到一个正弦函数曲线。另外，需要说明的是，上述的相位-幅度查找表采用的正弦函数只是本申请的其中一种实现方式，相位-幅度查找表还可以是其他的函数形式，例如，做了截断的对数与指数函数、高斯白噪声函数、三角波、锯齿波等。也就是说，相位-幅度查找表在实现时并不局限于多个可调且可快速切换的正弦波的混合输出。

综上所述，本申请在virtex-7fpga与ad9129上实现一种混合信号发生器，可以在核磁、雷达、电阻抗成像、量子计算等多个场合应用。本申请通过virtex-7fpga的高性能与并行化的处理模式、ad9129高速dac的高分辨率和高采样率，实现实时地生成频率分量的幅度、频率、相位、播放时间均可调节混合波形并输出得到混合信号。

相比于通常的任意波形发生器，实时生成波形的机制与固定存储空间的参数，在一般情况下可以压缩存储相应的数字波形所需的空间，在本申请实现中采用4个频率分量的混合信号，在48bit的播放时间下，64b的存储空间最多可以产生448tb的数据，也就是256t个样点，可以播放27小时54分。可扩展性好，混合信号的频率分量数目的增加、波形数据字的位数的增加可以通过fpga可重复配置的灵活性实现。频率分量的幅度、频率、相位、播放时间均可调。频率分量的切换速度快，更新最小间隔在亚ns量级。频率分量更新最小间隔为系统时钟的时钟周期，在本发明的实现中是357ps。频率分量的频率分辨率高、调频带宽大。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(ram)、内存、只读存储器(rom)、电可编程rom、电可擦除可编程rom、寄存器、硬盘、可移动磁盘、cd-rom、或技术领域内所公知的任意其它形式的存储介质中。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。