总线编码发送电路和方法、总线传输系统与流程

本发明涉及微电子技术领域，尤其涉及一种总线编码发送电路和方法、总线传输系统。

背景技术：

在集成电路设计中，传输一个多位数据的信号时，如16位数据或32位数据的信号等，常常采用总线方式进行传输。由于总线是信号线的集合，一个信号线传输一位数据，因此，通过一组信号线可以传输多位数据的信号，通常称该信号为总线信号。

与一位数据的信号的传输方式不同，传输总线信号的各个信号线的排布相对密集和整齐，且各个信号线的长度相当，周围电磁环境相似，有利于总线信号从发送端发出后，在相同时刻达到多个接收端，具有一致性。然而，在一组信号线中，随着相邻信号线之间的距离以及信号线宽高比的减小，使得相邻信号线之间的耦合电容ci已接近甚至远大于接地电容cl，且不断增加的耦合电容ci会使得相邻信号线上传输的信号位(本文中，一个信号位指的是一位数据)的相位发生跳变，从而产生严重的串扰。这种串扰尤其是最坏情况串扰已成为影响总线信号的时序及时钟周期的主要因素，而总线信号的时序及时钟周期所发生的串扰易导致集成电路功能下降及功能出错；同时，该串扰还会增加各个信号线上所传输数据的功耗和噪声。其中，最坏情况串扰是指1+3λ和1+4λ这两者串扰，λ为串扰引入的延迟常数，且λ＝ci/cl。这样，消除最坏情况串扰对各个信号线上所传输数据的延迟、功耗及噪声的影响，在高性能集成电路设计中是必须考虑的一个问题。

现有技术中，常常采用增大线间距、空间编码和总线编码这三种编码方法来消除最坏串扰。其中，增大相邻信号线的间距能够减小耦合电容，进而能够降低串扰，具体可在布线中，强行规定各个信号线的间距，但会占用过多的走线资源，不适用有布线资源限制的集成电路；空间编码是在每个信号线的两侧并行排布一条屏蔽线，以阻挡其他信号线的串扰侵入，但信号线和屏蔽线之间仍会存在耦合电容；总线编码通常基于最差向量理论，在发送端增加一个编码器，该编码器在传输总线信号的过程中会出现的最坏向量(即相邻信号线分别传输的信号位同时反向跳变的情况)，通过总线编码的方式处理为非最坏向量，但通过总线编码的方式在消除总线串扰的同时仍会增加冗余信号线，进而占用过多走线资源。

因此，现亟需一种能够在不增加走线资源的前提下降低串扰的总线编码发送方法。

技术实现要素：

本发明提供一种总线编码发送电路和方法、总线传输系统，以实现在不增加走线资源的前提下能够降低各信号位之间的串扰以及串扰带来的传输延迟等影响。

第一方面，本发明提供一种总线编码发送电路，包括：依次连接的相位整理单元和延迟处理单元；

其中，所述相位整理单元，用于将初始总线信号中各个信号位的初始相位整理成相同相位；并向所述延迟处理单元发送整理后的总线信号；

所述延迟处理单元，用于根据所述初始总线信号中各个信号位的跳变方向，对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号；其中，所述分组后的总线信号包括至少两个信号位组，任一信号位组中发生跳变的各个信号位的跳变方向相同，任一信号位组的跳变方向与所述任一信号位组中发生跳变的任一信号位的跳变方向相同；

所述延迟处理单元，还用于对所述分组后的总线信号中相同跳变方向的全部信号位组按照预设延迟方式进行延迟，得到延迟后的总线信号；并向总线解码接收电路发送所述延迟后的总线信号；其中，所述预设延迟方式为将所述相同跳变方向的全部信号位组中各个信号位分别对应的延时时长皆设置为非零的方式。

可选地，所述相同跳变方向的全部信号位组中各个信号位分别对应的延时时长设置为相同或不同。

可选地，所述延迟处理单元包括：跳变判别单元、信号位分组单元以及相位延迟单元；

其中，所述信号位分组单元分别与所述相位整理单元、所述相位整理单元和所述相位延迟单元连接；

所述跳变判别单元，用于接收所述初始总线信号；并判别所述初始总线信号中各个信号位的跳变方向是否为目标跳变方向，得到判别结果；

所述信号位分组单元，用于接收所述相位整理单元发送的所述整理后的总线信号，以及接收所述跳变判别单元发送的所述判别结果；并根据所述判别结果，对所述整理后的总线信号中各个信号位进行分组，得到所述分组后的总线信号；

所述相位延迟单元，用于对所述分组后的总线信号中相同跳变方向的全部信号位组按照所述预设延迟方式进行延迟，得到所述延迟后的总线信号；

所述相位延迟单元，还用于向所述总线解码接收电路发送所述延迟后的总线信号。

可选地，所述信号位分组单元，具体用于将所述初始总线信号中跳变方向与所述目标跳变方向相同的信号位分别对应于所述整理后的信号位组中的信号位划分到第一信号位组中，将所述整理后的总线信号中剩余信号位划分到第二信号位组中，得到所述分组后的总线信号；其中，所述第二信号位组中包含初始总线信号中跳变方向与所述目标跳变方向相反的信号位分别对应于所述整理后的总线信号中的信号位和初始总线信号中不发生跳变的信号位分别对应于所述整理后的总线信号中的信号位；或者，

将所述初始总线信号中跳变方向与所述目标跳变方向相反的信号位分别对应于所述整理后的信号位组中的信号位划分到第一信号位组中，将所述整理后的总线信号中剩余信号位划分到第二信号位组中，得到所述分组后的总线信号；其中，所述第二信号位组中包含初始总线信号中跳变方向与所述目标跳变方向相同的信号位分别对应于所述整理后的总线信号中的信号位和初始总线信号中不发生跳变的信号位分别对应于所述整理后的总线信号中的信号位；或者，

将所述初始总线信号中跳变方向与所述目标跳变方向相同的信号位分别对应于所述整理后的信号位组中的信号位划分到第一信号位组中，将所述初始总线信号中跳变方向与所述目标跳变方向相反的信号位分别对应于所述整理后的信号位组中的信号位划分到第二信号位组中，将所述初始总线信号中不发生跳变的信号位分别对应于所述整理后的信号位组中的信号位划分到第三信号位组中。

可选地，所述相同跳变方向的全部信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(1)得到所述预设时长；

δt＝[(β-α)×λ]×t+γ公式(1)；

其中，δt为所述预设时长，t为所述初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与t的比值，所述时钟信号为控制分组后的总线信号传输的信号，β为所述时钟信号的初始时刻和延时终止时刻之间的间隔时长与t的比值，γ为校正值，λ为延迟常数。

第二方面，本发明提供一种总线编码发送方法，包括：

将初始总线信号中各个信号位的初始相位整理成相同相位，得到整理后的总线信号；

根据所述初始总线信号中各个信号位的跳变方向，对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号；其中，所述分组后的总线信号包括至少两个信号位组，任一信号位组中发生跳变的各个信号位的跳变方向相同，任一信号位组的跳变方向与所述任一信号位组中发生跳变的任一信号位的跳变方向相同；

对所述分组后的总线信号中相同跳变方向的全部信号位组按照预设延迟方式进行延迟，得到延迟后的总线信号；其中，所述预设延迟方式为所述相同跳变方向的全部信号位组中各个信号位分别对应的延时时长皆设置为非零的方式；

向总线解码接收电路发送所述延迟后的总线信号。

可选地，所述相同跳变方向的全部信号位组中各个信号位分别对应的延时时长设置为相同或不同。

可选地，在所述根据所述初始总线信号中各个信号位的跳变方向，对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号之前，所述方法还包括：

判别所述初始总线信号中各个信号位的跳变方向是否为目标跳变方向，得到判别结果；

所述根据所述初始总线信号中各个信号位的跳变方向，对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号，包括：

根据所述判别结果，对所述整理后的总线信号中各个信号位进行分组，得到所述分组后的总线信号。

可选地，所述根据所述判别结果，对所述整理后的总线信号中各个信号位进行分组，得到所述分组后的总线信号，包括：

将所述初始总线信号中跳变方向与所述目标跳变方向相同的信号位分别对应于所述整理后的信号位组中的信号位划分到第一信号位组中，将所述整理后的总线信号中剩余信号位划分到第二信号位组中，得到所述分组后的总线信号；其中，所述第二信号位组中包含初始总线信号中跳变方向与所述目标跳变方向相反的信号位分别对应于所述整理后的总线信号中的信号位和初始总线信号中不发生跳变的信号位分别对应于所述整理后的总线信号中的信号位；或者，

将所述初始总线信号中跳变方向与所述目标跳变方向相反的信号位分别对应于所述整理后的信号位组中的信号位划分到第一信号位组中，将所述整理后的总线信号中剩余信号位划分到第二信号位组中，得到所述分组后的总线信号；其中，所述第二信号位组中包含初始总线信号中跳变方向与所述目标跳变方向相同的信号位分别对应于所述整理后的总线信号中的信号位和初始总线信号中不发生跳变的信号位分别对应于所述整理后的总线信号中的信号位；或者，

将所述初始总线信号中跳变方向与所述目标跳变方向相同的信号位分别对应于所述整理后的信号位组中的信号位划分到第一信号位组中，将所述初始总线信号中跳变方向与所述目标跳变方向相反的信号位分别对应于所述整理后的信号位组中的信号位划分到第二信号位组中，将所述初始总线信号中不发生跳变的信号位分别对应于所述整理后的信号位组中的信号位划分到第三信号位组中。

可选地，所述相同跳变方向的全部信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(1)得到所述预设时长；

δt＝[(β-α)×λ]×t+γ公式(1)；

其中，δt为所述预设时长，t为所述初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与t的比值，所述时钟信号为控制分组后的总线信号传输的信号，β为所述时钟信号的初始时刻和延时终止时刻之间的间隔时长与t的比值，γ为校正值，λ为延迟常数。

第三方面，本发明提供一种总线传输系统，包括：总线解码接收电路和如第一方面所述的总线编码发送电路。

第四方面，本发明提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现第二方面所述的总线编码发送方法。

第五方面，本发明提供一种电子设备，包括：

处理器；以及

存储器，用于存储所述处理器的可执行指令；

其中，所述处理器配置为经由执行所述可执行指令来执行第二方面所述的总线编码发送方法。

本发明提供的总线编码发送电路和方法、总线传输系统，一方面，通过相位整理单元将初始总线信号中各个信号位的初始相位整理成相同相位，得到整理后的总线信号，便于后续对整理后的总线信息进行相应操作，避免直接作用于初始总线信号而容易引起由于各个信号位的初始相位不同导致各个信号位同时发生反向跳变的现象，导致后续操作失去原有的作用；另一方面，延迟处理单元根据初始总线信号中各个信号位的跳变方向，对整理后的总线信号中各个信号位进行分组，分为至少两个信号位组，得到分组后的总线信号。由于任一信号位组中发生跳变的各个信号位的跳变方向相同，且任一信号位组的跳变方向与任一信号位组中发生跳变的任一信号位的跳变方向相同，因此，延迟处理单元再从分组后的总线信号中选择出中任意相同跳变方向的全部信号位组，并将相同跳变方向的全部信号位组按照预设延迟方式进行非零延迟，得到延迟后的总线信号，使得同时发生反向跳变的信号位可以分时传输，延迟处理单元便可将延迟后的总线信号发送给总线解码接收电路。本发明中，对同时发生反向跳变的信号位进行分时传输，消除了最坏情况串扰的发生，减缓了串扰所带来的传输延迟影响，且无需增加额外的走线资源，省去了对应部分电路消耗的资源和功耗。

附图说明

为了清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的总线编码发送电路的结构示意图；

图2为本发明提供的总线编码发送电路的结构示意图；

图3为本发明提供的总线编码发送方法的流程图；

图4为本发明提供的总线传输系统的结构示意图；

图5为本发明提供的电子设备的硬件结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明实施例一部分实施例，而不是全部的实施例。基于本发明实施例中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明实施例保护的范围。

图1为本发明提供的总线编码发送电路的结构示意图，如图1所示，本实施例的总线编码发送电路10包括：依次连接的相位整理单元11和延迟处理单元12。

其中，相位整理单元11，用于将总线信号中各个信号位的初始相位整理成相同相位；并向延迟处理单元12发送整理后的总线信号。

延迟处理单元12，用于根据初始总线信号中各个信号位的跳变方向，对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号；其中，分组后的总线信号包括至少两个信号位组，任一信号位组中发生跳变的各个信号位的跳变方向相同，任一信号位组的跳变方向与该任一信号位组中发生跳变的任一信号位的跳变方向相同。

延迟处理单元12，还用于对分组后的总线信号中相同跳变方向的全部信号位组按照预设延迟方式进行延迟，得到延迟后的总线信号；并向总线解码接收电路发送延迟后的总线信号；其中，预设延迟方式为将相同跳变方向的全部信号位组中各个信号位分别对应的延时时长皆设置为非零的方式。

具体地，本领域技术人员容易理解，集成电路无论采用哪类形式的布线，若串扰引入的延迟常数为λ，λ＝ci/cl，ci为耦合电容，cl为接地电容，则总线信号中相邻信号位发生跳变的情况不同，串扰所引入的延迟不同。下面，结合表1，以在总线信号中第k信号位发生上升沿跳变为例，k为正整数，当第k-1信号位和第k+1信号位发生不同方向的跳变或者不跳变时，对第k信号位造成的不同串扰延迟进行示意。其中，“↑”代表上升沿跳变方向，“↓”代表下降沿跳变方向，“-”代表不发生跳变方向。

表1

具体地，当第k-1信号位和第k+1信号位与第k信号位同时同向跳变时，引起第k信号位串扰的延时时长系数为1，会减少信号传输延迟。当第k-1信号位和第k+1信号位中任一信号位与第k信号位同时发生同向跳变，另一信号位不发生跳变时，引起第k信号位串扰的延时时长系数为1+λ。当第k-1信号位和第k+1信号位均不发生跳变，第k信号位发生跳变，或者，第k-1信号位和第k+1信号位中任一个信号位与第k信号位同时发生跳变，与此同时，另一信号位相较于该任一个信号位发生反向跳变时，引起第k信号位串扰的延时时长系数为1+2λ。当第k-1信号位不发生跳变，第k+1信号位与第k信号位同时发生反向跳变时，或者，第k+1信号位不发生跳变，第k-1信号位与第k信号位同时发生反向跳变时，引起第k信号位串扰的延时时长系数为1+3λ。当第k-1信号位和第k+1信号位同时发生同向跳变，且第k信号位相较于第k-1信号位或第k+1信号位发生反向跳变时，引起第k信号位串扰的延时时长系数最大，大小为1+4λ。

由此可见，除了总线信号中相邻信号位同时同向跳变的情况，其他情况皆使得耦合效应较大，引起的信号传输延迟影响变大。因此，针对上述引起最坏情况串扰的情况，本实施例中，总线编码发送电路10通过相位整理单元11和延迟处理单元12对整理后的总线信号中跳变方向相反的信号位进行分时传输，消除了最坏情况串扰的发生，减缓了最坏情况串扰所带来的传输延迟影响，且无需增加额外的走线资源，也无需判定各信号位跳变的发生和方向，省去了对应部分电路消耗的资源和功耗。

具体地，相位整理单元11可以先获取初始总线信号中各个信号位的初始相位，并将各个信号位的初始相位整理成相同相位，以保证整理后的各个信号位的初始相位相同，避免直接作用于初始总线信号而容易引起由于各个信号位的初始相位不同导致各个信号位同时发生反向跳变的现象，从而整理后的总线信号便于后续的各种操作。

其中，相位整理单元11可以为集成芯片，也可以为多个元器件搭建的具有相位整理功能的集成电路，亦可以为处理器，本实施例对此不做限定。例如，相位整理单元11可以为相位整理器。

进一步地，延迟处理单元12在接收到初始总线信号后，可以判别初始总线信号中各个信号位的跳变方向。一般来说，针对初始总线信号中的任一信号位，该信号位可以发生跳变，也可以不发生跳变。当该信号位发生跳变时，该信号位的跳变方向为上升沿跳变方向或者下降沿跳变方向。

进一步地，延迟处理单元12还可以接收到相位整理单元11发送的整理后的总线信号。进而，延迟处理单元12可以根据初始总线信号中各个信号位的跳变方向，对接收到的整理后的总线信号中各个信号为进行分组，得到分组后的总线信号。且分组后的总线信号包括至少两个信号位组，任一信号位组中发生跳变的各个信号位的跳变方向相同，且任一信号位组的跳变方向与该任一信号位组中发生跳变的任一信号位的跳变方向相同。其中，初始总线信号中的信号位和整理后的总线信号中的信号位存在一一对应关系，例如，初始总线信号中包含信号位1、信号位2和信号位3，对初始总线信号中各个信号位的初始相位整理成相同相位，即将信号位1整理为信号位1'、信号位2整理为信号位2'、将信号位3整理为信号位3'，使整理后的总线信号中包含信号位1'、信号位2'和信号位3'，此时，信号位1和信号位1'为对应关系，信号位2和信号位2'为对应关系，信号位3和信号位3'为对应关系。

其中，本实施例对分组后的总线信号包含的组数不做限定，只需满足任一信号位组中发生跳变的各个信号位的跳变方向相同即可。

下面辅以实例来描述上述总线编码发送电路10的工作过程：假设初始总线信号包括相邻的信号位1、信号位2、信号位3、信号位4、信号位5、信号位6、信号位7和信号位8，其中，信号位1、信号位2、信号位3、信号位4的跳变方向相同，信号位5、信号位6、信号位7、信号位8的跳变方向相同，且信号位1与信号位5的跳变方向不同；相应的，对信号位1的初始相位进行整理后得到信号位1'、对信号位2的初始相位进行整理后得到信号位2'、对信号位3的初始相位进行整理后得到信号位3'、对信号位4的初始相位进行整理后得到信号位4'、对信号位5的初始相位进行整理后得到信号位5'、对信号位6的初始相位进行整理后得到信号位6'、对信号位7的初始相位进行整理后得到信号位7'、对信号位8的初始相位进行整理后得到信号位8'。因此，延迟处理单元12可以将整理后的总线信号中的信号位1'、信号位2'、信号位3'、信号位4'划分为一组，将整理后的总线信号中的信号位5'、信号位6'、信号位7'、信号位8'划分为一组；延迟处理单元12也可以将整理后的总线信号中的信号位1'、信号位2'划分为一组，将整理后的总线信号中的信号位3'、信号位4'划分为一组，将整理后的总线信号中的信号位5'、信号位6'划分为一组，将整理后的总线信号中的信号位7'、信号位8'划分为一组；等等。但是，延迟处理单元12不可以将整理后的总线信号中的信号位1'、信号位2'、信号位3'、信号位4'中的任一信号位与信号位5'、信号位6'、信号位7'、信号位8'中的任一信号位划分为一组。

另外，当初始总线信号中包括不跳变的信号位时，由于不发生跳变的信号位无论延迟与否，皆不会发生跳变，因此，延迟处理单元12可以将不跳变的信号位随机划分到各信号位组中，本实施例对此不做限定。

下面辅以实例来描述上述总线编码发送电路10的工作过程：假设初始总线信号包括相邻信号位1、信号位2、信号位3、信号位4、信号位5、信号位6、信号位7和信号位8，其中，信号位1、信号位2、信号位3的跳变方向相同，信号位5、信号位6、信号位7的跳变方向相同，信号位1与信号位5的跳变方向不同，且信号位4和信号位8不发生跳变；相应的，对信号位1的初始相位进行整理后得到信号位1'、对信号位2的初始相位进行整理后得到信号位2'、对信号位3的初始相位进行整理后得到信号位3'、对信号位4的初始相位进行整理后得到信号位4'、对信号位5的初始相位进行整理后得到信号位5'、对信号位6的初始相位进行整理后得到信号位6'、对信号位7的初始相位进行整理后得到信号位7'、对信号位8的初始相位进行整理后得到信号位8'。因此，延迟处理单元12可以将整理后的总线信号中的信号位1'、信号位2'、信号位3'、信号位4'划分为一组，将整理后的总线信号中的信号位5'、信号位6'、信号位7'、信号位8'划分为一组；延迟处理单元12也可以将整理后的总线信号中的信号位1'、信号位2'、信号位3'、信号位4'、信号位8'划分为一组，将整理后的总线信号中的信号位5'、信号位6'、信号位7'划分为一组；延迟处理单元12亦可以将整理后的总线信号中的信号位1'、信号位2'、信号位3'划分为一组，将整理后的总线信号中的信号位4'、信号位5'、信号位6'、信号位7'、信号位8'划分为一组；等等。但是，延迟处理单元12不可以将整理后的总线信号中的信号位1'、信号位2'、信号位3'中的任一信号位与信号位5'、信号位6'、信号位7'中的任一信号位划分为一组。

进一步地，由于分组后的总线信号中，任一信号位组中发生跳变的各个信号位的跳变方向相同，且任一信号位组的跳变方向与该任一信号位组中发生跳变的任一信号位的跳变方向相同，因此，延迟处理单元12可以对分组后的总线信号中相同跳变方向的全部信号位组按照预设延迟方式进行延迟。即根据初始总线信号中发生同向跳变的信号位，可以确定出分组总线信号中相同跳变方向的全部信号位组，全部信号位组可以包括一个或多个信号位组，进而按照预设延迟方式对相同跳变方向的全部信号位组进行延迟，且相同跳变方向的全部信号位组中的这些信号位的延迟时长皆不为零，从而得到延迟后的总线信号，即延迟后的总线信号包括延迟组和非延迟组，延迟组中可以包括一个或多个信号位组，非延迟组可以包括一个或多个信号位组，且延迟组中不存在与非延迟组的跳变方向相同的信号位，从而，延迟组中的各个信号位可以按照预设延迟方式进行延迟，非延迟组中的各个信号位正常输出，使得分组后的总线信号中某一跳变方向(在初始总线信号中所发的跳变)的各个信号位分别对应的延时时长与该某一跳变方向相反的各个信号位分别对应的延时时长存在一定的差值，保证同时发生反向跳变的信号位不会同时传输，即使得同时发生反向跳变的信号位可以分时传输。

基于表1中的描述，在同一时间下，当与任一信号位相邻的两个信号位不会与之同时发生反向跳变时，即延迟后的总线信号中各个信号位的跳变串扰的最大值从1+4λ降低到了1+2λ，避免了最坏情况串扰现象的发生，无需额外增加走线资源，避免了最坏情况串扰现象的发生。

其中，延迟处理单元12可以为集成芯片，也可以为多个元器件搭建的具有分组和延迟功能的集成电路，亦可以为处理器，本实施例对此不做限定。

下面辅以实例来描述上述总线编码发送电路10的工作过程：假设分组后的总线信号包括第一信号位组、第二信号位组和第三信号位组，第一信号位组包括信号位1'、信号位2'、信号位3'和信号位4'，第二信号位组包括信号位5'、信号位6'、信号位7'和信号位8'，第三信号位组包括：信号位9'、信号位10'、信号位11'和信号位12'，且初始总线信号中的信号位1、信号位2、信号位3、信号位4、信号位5、信号位6、信号位7和信号位8分别对应的跳变方向皆为上升沿跳变方向，初始总线信号中的信号位9、信号位10和信号位11分别对应的跳变方向皆为下降沿跳变方向，则延迟处理单元12对分组后的总线信号中上升沿跳变方向或者下降沿跳变方向(在初始总线信号中所发的跳变)的信号位组按照预设延迟方式进行延迟，得到延迟后的总线信号，即延迟处理单元12可以对第一信号位组和第二信号位组中各个信号位按照预设延迟方式进行延迟，延迟处理单元12也可以对第三信号位组中各个信号位按照预设延迟方式进行延迟。

进一步地，延迟处理单元12可以基于上述过程得到延迟后的总线信号，便可将延迟后的总线信号按照各个信号位对应的延时时长分时传输给总线解码接收电路，从而在不增加走线资源的情况下，降低了延迟后的总线信号中各个信号位的最坏情况跳变串扰的影响。

本实施例提供的总线编码发送电路，一方面，通过相位整理单元将初始总线信号中各个信号位的初始相位整理成相同的相位，得到整理后的总线信号，便于后续对整理后的总线信息进行相应操作，避免直接作用于初始总线信号而容易引起由于各个信号位的初始相位不同导致各个信号位同时发生反向跳变的现象，导致后续操作失去原有的作用。另一方面，延迟处理单元根据初始总线信号中各个信号位的跳变方向，对整理后的总线信号中各个信号位进行分组，分成至少两个信号位组，得到分组后的总线信号。由于任一信号位组中发生跳变的各个信号位的跳变方向相同，且该任一信号位组的跳变方向与该任一信号位组中发生跳变的任一信号位的跳变方向相同，因此，延迟处理单元再从分组后的总线信号选择出中相同跳变方向的全部信号位组，并将相同跳变方向的全部信号位组按照预设延迟方式进行非零延迟，得到延迟后的总线信号，使得同时发生反向跳变的信号位可以分时传输，延迟处理单元便可将延迟后的总线信号发送给总线解码接收电路。本实施例中，对同时发生反向跳变的信号位进行分时传输，消除了最坏情况串扰的发生，减缓了串扰所带来的传输延迟影响，且无需增加额外的走线资源，省去了对应部分电路消耗的资源和功耗。

在上述图1实施例的基础上，预设延迟方式可以包括多种实现方式。可选地，预设延迟方式为将相同跳变方向相同的全部信号位组中各个信号位分别对应的延时时长皆设置为非零的方式；其中，相同跳变方向相同的全部信号位组中各个信号位分别对应的延时时长设置为相同或不同。

具体地，针对任一跳变方向，在该跳变方向的一个或多个信号位组中，延迟处理单元12可以将各个信号位对应的延时时长设置为不同，且保证各信号位对应的延迟时长不为零，使得该跳变方向的信号位对应的延时时长皆发生改变。这样，与该跳变方向相反的信号位对应的延时时长不发生改变，使得跳变方向相反的信号位不会同时传输，也使得跳变方向相反的信号位可以分时传输。

进一步地，为了简化延迟处理单元12的操作过程，针对任一跳变方向，在该跳变方向的一个或多个信号位组，延迟处理单元12可以将各个信号位对应的延时时长设置为相同，且保证各信号位对应的延迟时长不为零，使得该跳变方向的信号位对应的延时时长皆发生改变。这样，与该跳变方向相反的信号位对应的延时时长不发生改变，从而对同时发生反向跳变的信号位进行分时传输，对不同时发生反向跳变的信号位进行同时传输。

进一步地，无论上述哪种方式，基于表1中的描述，在同一时间下，当与任一信号位相邻的两个信号位不会与该信号位同时发生反向跳变时，即表示延迟后的总线信号中信号位的跳变串扰从1+4λ降低到了1+2λ，消除了最坏情况串扰的发生，减缓了最坏情况串扰所带来的传输延迟影响，且无需增加额外的走线资源，也无需判定各信号位跳变的发生和方向，省去了对应部分电路消耗的资源和功耗。

在上述实施例的基础上，结合图2，对图1实施例中的延迟处理单元12的具体结构进行详细说明。

图2为本发明提供的总线编码发送电路的结构示意图，如图2所示，在图1实施例的总线编码发送电路10的基础上，可选地，延迟处理单元12包括：跳变判别单元121、信号位分组单元122以及相位延迟单元123。

其中，信号位分组单元122分别与相位整理单元11、跳变判别单元121和相位延迟单元123连接。

跳变判别单元121，用于接收初始总线信号；并判别初始总线信号中各个信号位的跳变方向是否为目标跳变方向，得到判别结果。其中，目标跳变方向为上升沿跳变方向或者下降沿跳变方向。

信号位分组单元122，用于接收相位整理单元11发送的整理后的总线信号，以及接收跳变判别单元121发送的判别结果；根据判别结果，对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号。

相位延迟单元123，用于对分组后的总线信号中相同跳变方向的全部信号位组按照预设延迟方式进行延迟，得到延迟后的总线信号。

相位延迟单元123，还用于向总线解码接收电路发送延迟后的总线信号。

具体地，跳变判别单元121可以接收相位整理单元11发送的初始总线信号，并对初始总线信号中各个信号位的跳变方向是否为目标跳变方向进行判别，得到判别结果，其中目标跳变方向为上升沿跳变方向或下降沿跳变方向，判别结果可以以标识或代码的形式进行标记。

其中，跳变判别单元121可以为集成芯片，也可以为多个元器件搭建的具有相位整理功能的集成电路，亦可以为处理器，本实施例对此不做限定。例如，跳变判别单元121可以跳变判别器。

进一步地，跳变判别单元121将判别结果发送给信号位分组单元122。由于判别结果携带有初始总线信号中各个信号位的跳变方向的具体情况，以及初始总线信号中信号位和整理后的总线信号中信号位的一一对应关系，因此，信号位分组单元122可以根据判别结果，对接收到的整理后的总线信号中各个信号位进行分组，可以将跳变方向不同的信号位不划分到同一信号位组，将跳变方向相同的信号位划分为一个或多个信号位组，得到分组后的总线信号。

进一步地，由于初始总线信号可能存在不发生跳变的信号位、以及不同跳变方向的信号位，因此，为了便于说明，下面对信号位分组单元122根据判别结果，对整理后的总线信号中各个信号位进行分组的具体情况进行详细说明。

可选地，信号位分组单元122，具体用于将初始总线信号中跳变方向与目标跳变方向相同的信号位分别对应于整理后的信号位组中的信号位划分到第一信号位组中，将整理后的总线信号中剩余信号位划分到第二信号位组中，得到分组后的总线信号；其中，第二信号位组中包含初始总线信号中跳变方向与目标跳变方向相反的信号位分别对应于整理后的总线信号中的信号位和初始总线信号中不发生跳变的信号位分别对应于整理后的总线信号中的信号位；或者，

将初始总线信号中跳变方向与目标跳变方向相反的信号位分别对应于整理后的信号位组中的信号位划分到第一信号位组中，将整理后的总线信号中剩余信号位划分到第二信号位组中，得到分组后的总线信号；其中，第二信号位组中包含初始总线信号中跳变方向与目标跳变方向相同的信号位分别对应于整理后的总线信号中的信号位和初始总线信号中不发生跳变的信号位分别对应于整理后的总线信号中的信号位；或者

将初始总线信号中跳变方向与目标跳变方向相同的信号位分别对应于整理后的信号位组中的信号位划分到第一信号位组中，将初始总线信号中跳变方向与目标跳变方向相反的信号位分别对应于整理后的信号位组中的信号位划分到第二信号位组中，将初始总线信号中不发生跳变的信号位分别对应于整理后的信号位组中的信号位划分到第三信号位组中。

具体地，当信号位分组单元122确定目标跳变方向为分组依据时，可以从初始总线信号中的各个信号位的跳变方向中，确定出跳变方向与目标跳变方向相同的信号位，再将这些信号位对应于整理后的总线信号中的信号位作为一个或多个信号位组，即第一信号位组，整理后的总线信号中的剩余信号位作为一个或多个信号位组，即第二信号位组。

当信号位分组单元122确定与目标跳变方向相反的跳变方向为分组依据时，从初始总线信号中的各个信号位的跳变方向中，确定出跳变方向与目标跳变方向相反的信号位，再将这些信号位对应于整理后的总线信号中的信号位作为一个或多个信号位组，即第一组信号位，整理后的总线信号中的剩余信号位作为一个或多个信号位组，即第二组信号位。

当信号位分组单元122确定目标跳变方向以及与目标跳变方向相反的跳变方向为分组依据时，从初始总线信号中的各个信号位的跳变方向中，确定出跳变方向与目标跳变方向相反的信号位，再将这些信号位对应于整理后的总线信号中的信号位作为一个或多个信号位组，即第一组信号位；从初始总线信号中的各个信号位的跳变方向中，确定出跳变方向与目标跳变方向相反的信号位，再将这些信号位对应于整理后的总线信号中的信号位作为一个或多个信号位组，即第二组信号位；从初始总线信号中的各个信号位的跳变方向中，确定出不发生跳变的信号位，再将这些信号位对应于整理后的总线信号中的信号位作为一个或多个信号位组，即第三组信号位。

进一步地，信号位分组单元122可以将发生目标跳变方向和发生与目标跳变方向相反的跳变方向的信号位划分到不同信号位组中(即第一信号位组和第二信号位组)，使得反向跳变的信号位分离开来，再将不发生跳变的信号位随机分配到第一组信号中和/或第二组信号中，从而实现了整理后的总线信号的分组过程，避免了同一组信号位中存在同时发生反向跳变的信号位的可能性。

其中，信号位分组单元122可以为集成芯片，也可以为多个元器件搭建的具有相位整理功能的集成电路，亦可以为处理器，本实施例对此不做限定。例如，信号位分组单元122可以动态分组器。

进一步地，为了保证分组后的信号总线中各个信号位可以稳定传输，因此，相位延迟单元123需要设定好各个信号位分别对应的延时时长。其中，本实施例对各个信号位分别对应的延时时长的具体大小不做限定。

可选地，相同跳变方向的全部信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(1)得到预设时长；

δt＝[(β-α)×λ]×t+γ公式(1)；

其中，δt为预设时长，t为初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与t的比值，时钟信号为控制分组后的总线信号传输的信号，β为时钟信号的初始时刻和延时终止时刻之间的间隔时长与t的比值，γ为校正值，λ为延迟常数。

具体地，延时初始时刻为在对分组后的总线信号进行延时的初始时刻，延时终止时刻为在对分组后的总线信号进行延迟的终止时刻，α和β的设置规定了延迟后的总线信号传输的有效时长，为延迟后的总线信号进行稳定传输提供了可靠的保障，γ的设置可以用来再次校正分组后的总线信号传输的有效时长，为延迟后的总线信号进行稳定传输提供了可靠的双重保障。一般情况下，α取为10％，β的取值范围为80％<β<95％，0≤γ≤1，λ的取值范围为5％<λ<90％，较优的λ取值范围在40％-60％之间。

进一步地，公式(1)中，预设时长δt同时兼顾初始总线信号中信号位总数和初始总线信号的时钟周期，即初始总线信号的性能，且任一信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，因此，相同跳变方向的全部信号位组中，各个信号位分别对应的延时时长可以与预设时长相等，可以与预设时长之间存在一个正相关系数，该正相关系数可以为任何自然数。

进一步地，基于信号位分组单元122的分组，相位延迟单元123可以基于公式(1)得到的延时时长，对相同跳变方向的全部信号位组分别对应的延时时长进行设定。

其中，相位延迟单元123可以为集成芯片，也可以为元器件搭建的具有分组和延迟的集成电路，亦可以为处理器，本实施例对此不做限定。

例如，相位延迟单元123可以为相位延迟器。在实际应用过程中，相位延时器由延迟时间配置模块，延时脉冲发生器，及延时锁存器构成。延时控制信号(是一组编码数据)和延迟触发信号(即表明触发任一信号位延迟的信号)一同进入延迟时间配置模块后，首先延时控制信号被解码成所需要的延时时长对应的信号(即表明任一信号位对应的延时时长的具体大小)，在这个信号的控制下，延迟反向器链(属于延迟时间配置模块)的相应级数被打开，延时触发信号通过这个反向器链得到一个被延迟了延时时长的信号，这个被延迟的信号和原始的延迟触发信号一同送入延时脉冲发生器中，得到采样脉冲，送入延时锁存器中。延时锁存器的输入与延时脉冲发生器和信号位分组单元122输出的分组后的信号中任一跳变方向对应的信号位组相连，在采样脉冲的控制下，分组后的总线信号中任一跳变方向对应的信号位组被延时输出，分组后的总线信号中剩余的信号位直接输出。

本发明中可以根据上述方法示例对总线编码发送电路10进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本发明各实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

图3为本发明提供的总线编码发送方法的流程图，如图3所示，本实施例的总线编码发送方法，包括：

s101、将初始总线信号中各个信号位的初始相位整理成相同相位，得到整理后的总线信号。

s102、根据初始总线信号中各个信号位的跳变方向，对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号；其中，分组后的总线信号包括至少两个信号位组，任一信号位组中发生跳变的各个信号位的跳变方向相同，任一信号位组的跳变方向与任一信号位组中发生跳变的任一信号位的跳变方向相同。

s103、对分组后的总线信号中相同跳变方向的全部信号位组按照预设延迟方式进行延迟，得到延迟后的总线信号；其中，预设延迟方式为将相同跳变方向的全部信号位组中各个信号位分别对应的延时时长皆设置为非零的方式。

s104、向总线解码接收电路发送延迟后的总线信号。

具体地，结合图1，本实施例以总线编码发送电路10为执行主体，其中，总线编码发送电路10包括：依次连接的相位整理单元11和延迟处理单元12。相位整理单元11可以将初始总线信号中各个信号位的初始相位整理成相同相位，并向延迟处理单元12发送整理后的总线信号。延迟处理单元12可以根据初始总线信号中各个信号位的跳变方向，对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号；其中，分组后的总线信号包括至少两个信号位组，任一信号位组中发生跳变的各个信号位的跳变方向相同，任一信号位组的跳变方向与该任一信号位组中发生跳变的任一信号位的跳变方向相同。延迟处理单元12再对分组后的总线信号中相同跳变方向的全部信号位组按照预设延迟方式进行延迟，得到延迟后的总线信号；其中，预设延迟方式为将相同跳变方向的全部信号位组中各个信号位分别对应的延时时长皆设置为非零的方式，进而，延迟处理单元12向总线解码接收电路发送延迟后的总线信号。

可选地，相同跳变方向的全部信号位组中各个信号位分别对应的延时时长设置为相同或不同。

本实施例的总线编码发送方法对应的可用于执行图1所示装置实施例的技术方案，其实现原理类似，此处不再赘述。

在上述图3实施例的基础上，结合图1和2，本实施例以总线编码发送电路10为执行主体，其中，总线编码发送电路10包括：依次连接的相位整理单元11和延迟处理单元12。延迟处理单元12包括：跳变判别单元121、信号位分组单元122以及相位延迟单元123。其中，信号位分组单元122分别与相位整理单元11、跳变判别单元121和相位延迟单元123连接。

在s102实施例的根据初始总线信号中各个信号位的跳变方向，对整理后的总线信号中各个信号位进行分组之前，本实施例的总线编码发送方法还可以包括：

判别整理后的总线信号中各个信号位的跳变方向是否为目标跳变方向，得到判别结果。

s102实施例的根据整理后的总线信号中各个信号位的跳变方向，对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号，可以包括：

根据判别结果，对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号。

其中，根据判别结果，对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号，可以包括：

可选地，将初始总线信号中跳变方向与目标跳变方向相同的信号位分别对应于整理后的信号位组中的信号位划分到第一信号位组中，将整理后的总线信号中剩余信号位划分到第二信号位组中，得到分组后的总线信号；其中，第二信号位组中包含初始总线信号中跳变方向与目标跳变方向相反的信号位分别对应于整理后的总线信号中的信号位和初始总线信号中不发生跳变的信号位分别对应于整理后的总线信号中的信号位；或者，

将初始总线信号中跳变方向与目标跳变方向相反的信号位分别对应于整理后的信号位组中的信号位划分到第一信号位组中，将整理后的总线信号中剩余信号位划分到第二信号位组中，得到分组后的总线信号；其中，第二信号位组中包含初始总线信号中跳变方向与目标跳变方向相同的信号位分别对应于整理后的总线信号中的信号位和初始总线信号中不发生跳变的信号位分别对应于整理后的总线信号中的信号位；或者

将初始总线信号中跳变方向与目标跳变方向相同的信号位分别对应于整理后的信号位组中的信号位划分到第一信号位组中，将初始总线信号中跳变方向与目标跳变方向相反的信号位分别对应于整理后的信号位组中的信号位划分到第二信号位组中，将初始总线信号中不发生跳变的信号位分别对应于整理后的信号位组中的信号位划分到第三信号位组中。

可选地，相同跳变方向的全部信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(1)得到预设时长；

δt＝[(β-α)×λ]×t+γ公式(1)；

其中，δt为预设时长，t为初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与t的比值，时钟信号为控制分组后的总线信号传输的信号，β为时钟信号的初始时刻和延时终止时刻之间的间隔时长与t的比值，γ为校正值，λ为延迟常数。

本实施例的总线编码发送方法对应的可用于执行图1-图2所示装置实施例的技术方案，其实现原理类似，此处不再赘述。

图4为本发明提供的总线传输系统的结构示意图，如图4所示，本实施例的总线传输系统40，包括：总线解码接收电路41和如图1-图2的总线编码发送电路42。

本实施例提供的总线传输系统包括如上的总线编码发送电路，可执行上述如图1-图2的实施例，其具体实现原理和技术效果，可参见上述如图3的总线编码发送方法实施例，本实施例此处不再赘述。

图5为本发明提供的电子设备的硬件结构示意图。如图5所示，该电子设备50包括：存储器51和处理器52；

存储器51，用于存储计算机程序；

处理器52，用于执行存储器存储的计算机程序，以实现上述实施例中的总线编码发送方法。具体可以参见前述方法实施例中的相关描述。

可选地，存储器51既可以是独立的，也可以跟处理器52集成在一起。

当存储器51是独立于处理器52之外的器件时，电子设备50还可以包括：

总线53，用于连接存储器51和处理器52。

本实施例提供的电子设备可用于执行上述的总线编码发送方法，其实现方式和技术效果类似，本实施例此处不再赘述。

本发明还提供一种计算机可读存储介质，计算机可读存储介质包括计算机程序，计算机程序用于实现如上实施例中的总线编码发送方法。

在本发明所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本申请各个实施例方法的部分步骤。

应理解，上述处理器可以是中央处理单元(英文：centralprocessingunit，简称：cpu)，还可以是其他通用处理器、数字信号处理器(英文：digitalsignalprocessor，简称：dsp)、专用集成电路(英文：applicationspecificintegratedcircuit，简称：asic)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合发明所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。

存储器可能包含高速ram存储器，也可能还包括非易失性存储nvm，例如至少一个磁盘存储器，还可以为u盘、移动硬盘、只读存储器、磁盘或光盘等。

总线可以是工业标准体系结构(industrystandardarchitecture，isa)总线、外部设备互连(peripheralcomponent，pci)总线或扩展工业标准体系结构(extendedindustrystandardarchitecture，eisa)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，本申请附图中的总线并不限定仅有一根总线或一种类型的总线。

上述计算机可读存储介质可以是由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(sram)，电可擦除可编程只读存储器(eeprom)，可擦除可编程只读存储器(eprom)，可编程只读存储器(prom)，只读存储器(rom)，磁存储器，快闪存储器，磁盘或光盘。存储介质可以是通用或专用计算机能够存取的任何可用介质。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：rom、ram、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。