一种基于Flash的写保护方法、装置及电路与流程
本发明涉及电子领域，尤其是涉及一种基于flash的写保护方法、装置及电路。
背景技术：
由于闪存(flashmemory)在不加电的情况下，数据也不会丢失，所以常被作为一种能够长期存储数据的存储介质，被广泛的应用于电子设备中。
由于flash其具备芯片内执行(executeinplace)的功能，使得应用程序可以直接在flash内运行，而不必把代码读到系统ram中后在运行应用程序，所以flash常被用作存储应用程序的存储介质。存储在flash中的应用程序通常分为引导代码和普通代码，其中引导代码存储在flash的引导分区中，若引导分区中的引导代码遭到破坏或改写，则将导致安装了应用程序的电子设备异常、不能启动。
在现有技术中，通常采用软件冗余或硬件冗余的方式来防止存储在flash的引导分区中的引导代码被破坏或改写。但用软件冗余也仅能延迟引导代码被破坏或改写的时间，而硬件冗余又会增加成本。
鉴于此，如何有效且低成本的防止flash中的引导代码被改写或破坏，成为一个亟待解决的技术问题。
技术实现要素：
本发明提供一种基于flash的写保护方法、装置及电路，用以解决现有技术中存在的flash中的引导代码易被改写或破坏的技术问题。
第一方面，为解决上述技术问题，本发明实施例提供的一种基于flash的写保护方法的技术方案如下：
获取控制器发送给flash的部分地址信号与所述控制器输出的第一写控制信号；其中，所述部分地址信号为访问所述flash时，除能访问所述flash的引导分区的有效地址信号之外的地址信号；
将所述部分地址信号与所述第一写控制信号进行指定逻辑运算，获得第二写控制信号；其中，所述指定逻辑运算用于使所述部分地址信号限制所述第一写控制信号的有效性；
根据所述第二写控制信号,控制所述falsh不接受所述控制器对所述引导分区的写操作。
通过获取控制器发送给flash的部分地址信号与控制器输出的第一写控制信号后，将部分地址信号与第一写控制信号进行指定逻辑运算，获得第二写控制信号，使部分地址信号限制第一写控制信号的有效性之后，根据第二写控制信号,控制falsh不接受控制器对引导分区的写操作；其中，部分地址信号为访问flash时，除能访问flash的引导分区的有效地址信号之外的地址信号，从而实现对flash的引导分区中存储的引导代码进行写保护的技术效果。
可选的，将所述部分地址信号与所述第一写控制信号进行指定逻辑运算，获得第二写控制信号，包括：
对所述部分地址信号对应的各地址线的二进制数据进行或非运算，获得中间控制二进制数据；
将所述中间控制二进制数据与所述第一写控制信号对应的二进制数据进行或运算，获得所述第二写控制信号。
可选的，将所述部分地址信号与所述第一写控制信号进行指定逻辑运算，获得第二写控制信号，包括：
对所述部分地址信号中的每个地址线对应的二进制数据进行非运算之后，再对所有的非运算结果进行与运算，获得中间控制二进制数据；
将所述中间控制二进制数据与所述第一写控制信号对应的二进制数据进行或运算，获得所述第二写控制信号。
可选的，根据所述第二写控制信号，控制所述falsh不接受所述控制器对所述引导分区的写操作，包括：
将所述第二写控制信号作为对所述flah进行写操作的写控制信号；
当所述控制器输出的地址信号为对所述引导分区进行寻址的地址信号时，确定所述第二写控制信号为无效的写控制信号，使所述falsh不接受所述控制器对所述引导分区进行写操作；
当所述控制器输出的地址信号为对所述引导分区之外的存储空间进行寻址的地址信号时，确定所述第二写控制信号为有效的写控制信号，使所述falsh接受所述控制器对所述引导分区之外的存储空间进行写操作。
第二方面，本发明实施例提供了一种用于基于flash的写保护装置，包括：
获取单元，用于获取控制器发送给flash的部分地址信号与所述控制器输出的第一写控制信号；其中，所述部分地址信号为访问所述flash时，除能访问所述flash的引导分区的有效地址信号之外的地址信号；
逻辑运算单元，用于将所述部分地址信号与所述第一写控制信号进行指定逻辑运算，获得第二写控制信号；其中，所述指定逻辑运算用于使所述部分地址信号限制所述第一写控制信号的有效性；
控制单元，用于根据所述第二写控制信号,控制所述falsh不接受所述控制器对所述引导分区的写操作。
可选的，所述逻辑运算单元，具体用于：
对所述部分地址信号对应的各地址线的二进制数据进行或非运算，获得中间控制二进制数据；
将所述中间控制二进制数据与所述第一写控制信号对应的二进制数据进行或运算，获得所述第二写控制信号。
可选的，所述逻辑运算单元，具体用于：
对所述部分地址信号中的每个地址线对应的二进制数据进行非运算之后，再对所有的非运算结果进行与运算，获得中间控制二进制数据；
将所述中间控制二进制数据与所述写控制信号对应的二进制数据进行或运算，获得所述第二写控制信号。
可选的，所述控制单元，具体用于：
将所述第二写控制信号作为对所述flah进行写操作的写控制信号；
当所述控制器输出的地址信号为对所述引导分区进行寻址的地址信号时，确定所述第二写控制信号为无效的写控制信号，使所述falsh不接受所述控制器对所述引导分区进行写操作；
当所述控制器输出的地址信号为对所述引导分区之外的存储空间进行寻址的地址信号时，确定所述第二写控制信号为有效的写控制信号，使所述falsh接受所述控制器对所述引导分区之外的存储空间进行写操作。
第三方面，本发明实施例提供了一种逻辑运算电路，包括：
或非门，所述或非门具有n个输入端，所述n个输入端与访问flash的引导分区之外的部分地址信号对应的地址线输入端一一连接，用于对所述引导分区之外的地址线输入端接收到的二进制数据进行或非运算；其中，n为所述部分地址信号的地址线输入端的总端口数；
或门，所述或门的一个输入端与控制器的第一写控制信号的写控制信号输出端连接，所述或门的另一个输入端与所述或非门的输出端连接，用于对所述或非运算的运算结果与所述第一控制信号输出端输出的二进制数据进行或运算；
所述或门的输出端与所述引导分区的写控制接收端连接，使所述flash不接受所述控制器对所述引导分区进行写操作。
第四方面，本发明实施例提供了一种逻辑运算电路，包括：
n个非门，一个非门的输入端与访问flash的引导分区之外的部分地址信号对应的一个地址线输入端连接；其中，n为所述部分地址信号的地址线输入端的总端口数；
具有n+1个输入端的与门，所述与门的输入端与所述n个非门的输出端连接；
或门，所述或门的一个输入端与所述与门的输出端连接，所述或门的另一个输入端与所述控制器的第一写控制信号的写控制信号输出端连接；
所述或门的输出端与所述引导分区的写控制接收端连接，使所述flash不接受所述控制器对所述引导分区进行写操作。
通过本发明实施例的上述一个或多个实施例中的技术方案，本发明实施例至少具有如下技术效果：
在本发明提供的实施例中，通过获取控制器发送给flash的部分地址信号与控制器输出的第一写控制信号后，将部分地址信号与第一写控制信号进行指定逻辑运算，获得第二写控制信号，使部分地址信号限制第一写控制信号的有效性之后，根据第二写控制信号,控制falsh不接受控制器对引导分区的写操作；其中，部分地址信号为访问flash时，除能访问flash的引导分区的有效地址信号之外的地址信号。从而实现对flash的引导分区中存储的引导代码进行写保护的技术效果。
附图说明
图1为本发明实施例提供的一种基于flash的写保护方法的流程图；
图2为本发明实施例提供的一种flash的数据总线和地址总线的示意图；
图3为现有技术中控制器与flash连接的示意图；
图4为本发明实施例提供的一种flash的存储空间示意图；
图5为本发明实施例提供的一种逻辑运算电路的结构示意图一；
图6为本发明实施例提供的一种逻辑运算电路的结构示意图二；
图7为本发明实施例提供的一种基于flash的写保护装置的结构示意图。
具体实施方式
本发明实施列提供一种基于flash的写保护方法、装置及电路，以解决现有技术中存在的flash中的引导代码易被改写或破坏的技术问题。
本申请实施例中的技术方案为解决上述的技术问题，总体思路如下：
提供一种基于flash的写保护方法，包括：获取控制器发送给flash的部分地址信号与控制器输出的第一写控制信号；其中，部分地址信号为访问flash时，除能访问flash的引导分区的有效地址信号之外的地址信号；并将部分地址信号与第一写控制信号进行指定逻辑运算，获得第二写控制信号；其中，指定逻辑运算用于使部分地址信号限制第一写控制信号的有效性；之后，根据第二写控制信号,控制falsh不接受控制器对引导分区的写操作。
由于在上述方案中，是通过获取控制器发送给flash的部分地址信号与控制器输出的第一写控制信号后，将部分地址信号与第一写控制信号进行指定逻辑运算，获得第二写控制信号，使部分地址信号限制第一写控制信号的有效性之后，根据第二写控制信号,控制falsh不接受控制器对引导分区的写操作；其中，部分地址信号为访问flash时，除能访问flash的引导分区的有效地址信号之外的地址信号。从而实现对flash的引导分区中存储的引导代码进行写保护的技术效果。
为了更好的理解上述技术方案，下面通过附图以及具体实施例对本发明技术方案做详细的说明，应当理解本发明实施例以及实施例中的具体特征是对本发明技术方案的详细的说明，而不是对本发明技术方案的限定，在不冲突的情况下，本发明实施例以及实施例中的技术特征可以相互组合。
请参考图1，本发明实施例提供一种基于flash的写保护方法，该方法的处理过程如下。
步骤101：获取控制器发送给flash的部分地址信号与控制器输出的第一写控制信号；其中，部分地址信号为访问所述flash时，除能访问flash的引导分区的有效地址信号之外的地址信号。
步骤102：将部分地址信号与第一写控制信号进行指定逻辑运算，获得第二写控制信号；其中，指定逻辑运算用于使部分地址信号限制第一写控制信号的有效性。
步骤103：根据第二写控制信号,控制falsh不接受控制器对引导分区的写操作。
请参见图2，以一存储容量为2m，有21位地址总线(a0～a20)，15位数据总线(dq0～dq14)的flash为例。控制器通过访问flash的地址总线将数据通过数据总线写入flash的特定存储空间中，控制器要对flash的引导分区写入数据需要通过访问地址总线中的dq0～dq14，并且还要发送低电平信号给图3中的
其中，地址总线中的地址线a0～a15对应的flash的存储空间为存储引导代码的引导分区，地址总线中的地址线a0～a15之外的地址线a16～a20被称之为部分地址线，通过部分地址线对应的各个地址线接收到的控制器发送的地址信号为本发明实施例中的部分地址信号，
在现有技术中，
具体的，将flash的引导代码对应的引导分区之外的其它分区的部分地址信号与控制器输出的第一写控制信号进行指定逻辑运算，获得第二写控制信号，可以通过以下二种方式实现：
第一种方式：先对部分地址信号对应的各地址线的二进制数据进行或非运算，获得中间控制二进制数据；再将中间控制二进制数据与第一写控制信号对应的二进制数据进行或运算，获得第二写控制信号。
例如，依然以前述的2mflash为例，部分地址信号对应的地址线为a16～a20，则对部分地址信号对应的各地址线的二进制数据进行或非运算可以表示为
当ad＝0时，代表控制器对flash的引导分区对应的存储空间进行操作；当ad＝1时，代表控制器对flash的引导分区之外的其它分区对应的存储空间进行操作。
由于控制器的写使能输出端
为实现上述功能，则
表1
表1根据卡诺图化简后可以得到:
其中，+代表逻辑运算中的或运算，
由公式(1)的变形均在本发明实施例的范围之内，例如下面将介绍到的式(2)。
第二种方式：先对部分地址信号中的每个地址线对应的二进制数据进行非运算之后，再对所有的非运算结果进行与运算，获得中间控制二进制数据；之后，将中间控制二进制数据与第一写控制信号对应的二进制数据进行或运算，获得第二写控制信号。
例如，依然以第一种情况中的例子为例，其表达式可以为：
其中，&代表逻辑运算中的与运算，由于表达式(2)的原理与表达式(1)的原理、符号含义相同，在此不再赘述。
通过上述两种方式获得第二写控制信号之后，便可根据第二写控制信号，控制flash不接受控制器对flash的引导分区进行写操作。
具体的是，将第二写控制信号作为对flah进行写操作的写控制信号；当控制器输出的地址信号为对引导分区进行寻址的地址信号时，确定第二写控制信号为无效的写控制信号，使falsh不接受控制器对引导分区进行写操作；当控制器输出的地址信号为对引导分区之外的存储空间进行寻址的地址信号时，确定第二写控制信号为有效的写控制信号，使falsh接受控制器对所述引导分区之外的存储空间进行写操作。
例如，依然以前述的2mflash为例，当控制器输出的地址信号为0x010001(0x代表16进制数据，一个16进制数据代表4个二进制数据，一个二进制数据对应一根地址线)，第一控制信号为0(即低电平信号)。根据图2可知，引导分区的地址线对应的数据为地址信号0x010001中的“0001”(即地址信号0x010001中的低16位二进制数据)，而引导分区之外的部分地址线对应数据为地址信号0x010001中的“01”(即地址信号0x010001中的高8位二进制数据01)。按照前述表达式(1)或表达式(2)中的指定逻辑，对部分地址信号对应数据(01)及第一控制信号对应的数据(0)进行运算后，得到第二控制信号为0(对flash而言为有效的写控制信号)，即flash接受控制器对非引导分区的地址(0x010001)进行写操作。
当控制器输出的地址信号为0x000fff、第一控制信号为0(即低电平信号)。根据图2可知，引导分区的地址线对应的数据为地址信号0x000fff中的“0fff”(即地址信号0x000fff中的低16位二进制数据)，而引导分区之外的部分地址线对应数据为地址信号0x000fff中的“00”(即地址信号0x000fff中的高8位二进制数据00)。按照前述表达式(1)或表达式(2)中的指定逻辑，对部分地址信号对应数据(00)及第一控制信号对应的数据(0)进行运算后，得到第二控制信号为1(对flash而言为无效的写控制信号)，即flash不接受控制器对引导分区的地址(0x000fff)进行写操作。
针对上述表达式(1)、表达式(2)还可以通过实际的硬件电路来实现，下面将分别进行介绍。
针对表达式(1)的硬件电路实现方式，请参见下面的介绍。
基于同一发明构思，本发明一实施例中提供一种用于基于flash写保护的逻辑运算电路，该电路的保护方法的具体原理可参见方法实施例部分的描述，重复之处不再赘述，请参见图5，该逻辑运算50电路包括：
或非门501，或非门501具有n个输入端，n个输入端与访问flash52的引导分区之外的部分地址信号对应的地址线输入端一一连接，用于对引导分区之外的地址线输入端接收到的二进制数据进行或非运算；其中，n为部分地址信号的地址线输入端的总端口数；
或门502，或门502的一个输入端与控制器51的第一写控制信号的写控制信号输出端连接，或门502的另一个输入端与或非门501的输出端连接，用于对或非运算的运算结果与第一控制信号输出端输出的二进制数据进行或运算；
或门502的输出端与引导分区的写控制接收端连接，使flash52不接受控制器51对flash52的引导分区进行写操作。
在图5中，在控制器52向flash603写入数据时，通过逻辑运算电路50中的一个具有n个输入端的或非门502，对控制器51输出的地址信号进行过滤，使控制器51在欲访问flash52存放引导代码的引导分区对应的地址空间时，产生的或非运算结果与控制器51的第一写控制信号进行或运算，进而通过或非门51产生的或非运算结果(即第二控制信号)对控制器51的第一写控制信号的有效性进行控制，以防止控制器51对flash52的引导分区进行写入操作，从而保护flash52的引导分区中存储的引导代码不被改写或破坏。
需要说明的是，在图5中，控制器51及flash52中的ai代表控制器51与flash52之间的地址总线中的第i个地址线，分别对应控制器51及flash52的第i个地址端口；a(i+1)代表地址总线中的第i+1个地址线，分别对应控制器51及flash52的第i+1个地址端口；a(i+2)代表地址总线中的第i+2个地址线，分别对应控制器51及flash52的第i+2个地址端口；a(i+3)代表地址总线中的第i+3个地址线，分别对应控制器51及flash52的第i+3个地址端口；a(i+n)代表地址总线中的第i+n个地址线，分别对应控制器51及flash52的第i+n个地址端口；其中，i和n为自然数。
针对表达式(2)的硬件电路实现方式，请参见下面的介绍。
基于同一发明构思，本发明一实施例中提供一种用于基于flash的写保护的逻辑运算电路，该电路的保护方法的具体原理可参见方法实施例部分的描述，重复之处不再赘述，请参见图6，该逻辑运算电路60包括：
n个非门601，一个非门601的输入端与访问flash62的引导分区之外的部分地址信号对应的一个地址线输入端连接；其中，n为部分地址信号的地址线输入端的总端口数；
具有n+1个输入端的与门602，与门602的输入端与n个非门601的输出端连接；
或门603，或门的一个输入端与与门的输出端连接，或门的另一个输入端与控制器61的第一写控制信号的写控制信号输出端连接；
或门603的输出端与引导分区的写控制接收端连接，使flash62不接受控制器61对flash62的引导分区进行写操作。
在图6中，在控制器61向flash62写入数据时，通过逻辑运算电路60中的n个非门601及一个具有n+1个输入端的与门62，对控制器61输出的地址信号进行过滤，使控制器64在欲访问flash62存储引导代码的引导分区对应的地址空间时，通过将n个非门601的非运算结果送与门602产生的与运算结果(即第二写控制信号)，对控制器61的第一写控制信号的有效性进行控制，以防止控制器61对flash62的引导分区进行写入操作，从而保护flash62的引导分区中存储的引导代码不被改写或破坏。
需要理解的是，在实际使用中，非门601可以是n个非门元件；也可以是具有n个非门的一个电子元件，如：具有n个输入端及n+1个输出端的非门，且一个输入端对应一个输出端；或者是由几个具有多输入端及多输出端的非门，如具有4个非门的电子元件，若需要n＝8，则需要2个电子元件，具体非门601为几个电子元件在此不做限定。
需要说明的是，在图6中，控制器61及flash62中的ai代表控制器61与flash62之间的地址总线中的第i个地址线，分别对应控制器61及flash62的第i个地址端口；a(i+1)代表地址总线中的第i+1个地址线，分别对应控制器61及flash62的第i+1个地址端口；a(i+2)代表地址总线中的第i+2个地址线，分别对应控制器61及flash62的第i+2个地址端口；a(i+3)代表地址总线中的第i+3个地址线，分别对应控制器61及flash62的第i+3个地址端口；a(i+n)代表地址总线中的第i+n个地址线，分别对应控制器61及flash62的第i+n个地址端口；其中，i和n为自然数。
上述基于flash的写保护方法除了通过电子元件制成电路板(即逻辑运算电路)之外，还可以在可编程逻辑控制器中实现，如现场可编程门阵列(fieldprogrammablegatearray,fpga)、复杂可编程逻辑器件(complexprogrammablelogicdevice，cpld)。
基于同一发明构思，本发明一实施例中提供一种用于基于flash的写保护装置，应用于可编程逻辑电路中，该装置的保护方法的具体原理可参见方法实施例部分的描述，重复之处不再赘述，请参见图7，该装置包括：
获取单元，用于获取控制器发送给flash的部分地址信号与所述控制器输出的第一写控制信号；其中，所述部分地址信号为访问所述flash时，除能访问所述flash的引导分区的有效地址信号之外的地址信号；
逻辑运算单元，用于将所述部分地址信号与所述第一写控制信号进行指定逻辑运算，获得第二写控制信号；其中，所述指定逻辑运算用于使所述部分地址信号限制所述第一写控制信号的有效性；
控制单元，用于根据所述第二写控制信号,控制所述falsh不接受所述控制器对所述引导分区的写操作。
可选的，所述逻辑运算单元，具体用于：
对所述部分地址信号对应的各地址线的二进制数据进行或非运算，获得中间控制二进制数据；
将所述中间控制二进制数据与所述第一写控制信号对应的二进制数据进行或运算，获得所述第二写控制信号。
可选的，所述逻辑运算单元，具体用于：
对所述部分地址信号中的每个地址线对应的二进制数据进行非运算之后，再对所有的非运算结果进行与运算，获得中间控制二进制数据；
将所述中间控制二进制数据与所述写控制信号对应的二进制数据进行或运算，获得所述第二写控制信号。
可选的，所述控制单元，具体用于：
将所述第二写控制信号作为对所述flah进行写操作的写控制信号；
当所述控制器输出的地址信号为对所述引导分区进行寻址的地址信号时，确定所述第二写控制信号为无效的写控制信号，使所述falsh不接受所述控制器对所述引导分区进行写操作；
当所述控制器输出的地址信号为对所述引导分区之外的存储空间进行寻址的地址信号时，确定所述第二写控制信号为有效的写控制信号，使所述falsh接受所述控制器对所述引导分区之外的存储空间进行写操作。
在本发明提供的实施例中，通过获取控制器发送给flash的部分地址信号与控制器输出的第一写控制信号后，将部分地址信号与第一写控制信号进行指定逻辑运算，获得第二写控制信号，使部分地址信号限制第一写控制信号的有效性之后，根据第二写控制信号,控制falsh不接受控制器对引导分区的写操作；其中，部分地址信号为访问flash时，除能访问flash的引导分区的有效地址信号之外的地址信号。从而实现对flash的引导分区中存储的引导代码进行写保护的技术效果。
本领域内的技术人员应明白，本发明实施例可提供为方法、系统、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品的形式。
本发明实施例是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
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