抖动监测电路的制作方法
本揭露涉及一种抖动监测电路。
背景技术：
在电子及/或电信应用中，抖动为推测的周期性信号与真实周期之间的时间偏差。抖动的各种原因是电磁干扰(electromagneticinterference；emi)及与其它周期性或非周期性信号的串扰。这类抖动通常被视为电路、装置或系统中的噪声效应(noiseeffect)。抖动通常引起相应电路、装置或系统的各种问题，例如，使得显示监测器闪烁、不利地影响桌上型计算机或服务器(server)的处理器执行最初预期操作的能力、引发点击声(click)或音频信号的其它不希望出现的效应、丢失网络装置之间的传输数据等。因此，需要一种用以准确且迅速地检测电路、装置或系统中的抖动的存在，且进一步确定这类抖动的量(例如，抖动范围)的技术。
技术实现要素：
本揭露的一些实施例的抖动监测电路包含：第一延迟电路，配置成接收第一时钟信号；第二延迟电路，配置成接收第二时钟信号；延迟控制电路，耦合到第一延迟电路及第二延迟电路，且配置成使得第一延迟电路及第二延迟电路在噪声窗口内分别使第一时钟信号与第二时钟信号对准；以及回路控制电路，耦合到第一延迟电路及第二延迟电路，且配置成交替地形成穿过第一延迟电路及第二延迟电路中的每一个的第一振荡回路及第二振荡回路以便确定噪声窗口。
本揭露的另一些实施例的抖动监测包含：第一延迟电路，配置成接收第一时钟信号；第二延迟电路，配置成接收第二时钟信号；延迟控制电路，耦合到第一延迟电路及第二延迟电路，且配置成使得第一延迟电路及第二延迟电路在噪声窗口内使第一时钟信号与第二时钟信号对准；回路控制电路，耦合到第一延迟电路及第二延迟电路，且配置成交替地形成穿过第一延迟电路及第二延迟电路中的每一个的第一振荡回路及第二振荡回路；第一频率计数器，耦合到第一延迟电路，且配置成使用参考频率对穿过第一延迟电路的第一振荡回路及第二振荡回路的循环次数进行计数；以及第二频率计数器，耦合到第二延迟电路，且配置成使用参考频率对穿过第二延迟电路的第一振荡回路及第二振荡回路的循环次数进行计数，其中基于参考频率及穿过第一延迟电路的第一振荡回路及第二振荡回路的循环次数与穿过第二延迟电路的第一振荡回路及第二振荡回路的循环次数之间的差确定噪声窗口。
本揭露的又一些实施例的监测抖动的方法包含：接收第一时钟信号及第二时钟信号；分别通过第一延迟电路及第二延迟电路延迟第一时钟信号及第二时钟信号，在噪声窗口内使第一时钟信号与第二时钟信号对准；以及交替地形成穿过第一延迟电路及第二延迟电路中的每一个的第一振荡回路及第二振荡回路以确定噪声窗口。
附图说明
当结合附图阅读时从以下详细描述最好地理解本公开的各方面。应注意，各种特征未必按比例绘制。实际上，出于论述的清楚起见，各种特征的尺寸可任意增大或减小。
图1示出根据一些实施例的抖动监测电路的示例性示意图。
图2a根据一些实施例示出图1所示的抖动监测电路的抖动检测器的示例性电路图。
图2b根据一些实施例示出图1所示的抖动监测电路的抖动检测器的另一示例性电路图。
图3a根据一些实施例示出用以操作图2a的抖动检测器的多个信号的示例性波形。
图3b根据一些实施例示出用以操作图2b的抖动检测器的多个信号的示例性波形。
图4根据一些实施例示出图2a或图2b所示的抖动检测器的调谐电路的示例性电路图。
图5根据一些实施例示出用以操作图1的抖动监测电路的示例性方法的流程图。
具体实施方式
以下公开内容描述用于实施主题的不同特征的各种示例性实施例。下文描述组件和布置的特定实例以简化本公开。当然，这些只是实例且并不意图为限制性的。举例来说，应理解，当元件被称作“连接到”另一元件或“耦合到”另一元件时，其可直接连接到另一元件或耦合到另一元件，或可存在一个或多个介入元件。
本公开提供可基于噪声窗口(noisewindown)检测时钟信号中的抖动的存在且可进一步准确地确定噪声窗口的幅度的抖动监测电路的各种实施例。在一些实施例中，抖动监测电路通过检测时钟信号及参考时钟信号的相应转换边缘(transitioningedge)的定时差(timingdifference)是否超过噪声窗口来确定抖动的存在。响应于检测到抖动存在，时钟信号及参考时钟信号分别通过第一延迟电路及第二延迟电路调节(例如，延迟)以使得相应转换边缘的定时差小于噪声窗口。此外，抖动监测电路包含回路控制电路，所述回路控制电路配置成交替地形成穿过第一延迟电路及第二延迟电路中的每一个的第一振荡回路及第二振荡回路。在一些实施例中，基于交替地形成穿过第一延迟电路的第一振荡回路及第二振荡回路的第一振荡频率及交替地形成穿过第二延迟电路的第一振荡回路及第二振荡回路的第二振荡频率，抖动监测电路可准确地确定噪声窗口。
图1根据一些实施例示出抖动监测电路100的示意图。在一些实施例中，抖动监测电路100配置成通过确定时钟信号(例如，时钟信号101)及参考时钟信号(例如，参考时钟信号103)的相应转换边缘之间的定时差是否超过噪声窗口来检测时钟信号中的抖动的存在，且进一步确定噪声窗口的幅度。将如下论述抖动监测电路100的细节。
可通过时钟产生电路产生时钟信号101。所述时钟产生电路例如是集成在较大系统电路(例如，系统芯片(system-on-chip，soc)电路、专用集成电路(application-specificintegratedcircuit，asic等)中的锁相回路(phase-locked-loop，pll)电路。参考时钟信号103可由外部晶体电路(crystalcircuit)提供，所述外部晶体电路通常被视为相对可靠的时钟产生源，因此使得参考时钟信号103为可靠的参考信号。在一些其它实施例中，可通过使时钟信号101延迟预定时间或从另一低噪声pll，甚至以芯片外器械(o年chipinstrument)来提供参考时钟103。提供时钟信号101的时钟产生电路可配置成将一或多个同步或非同步功能性提供到较大系统电路。因此，通过将所公开的抖动监测电路100耦合到这类较大系统电路，可以即时的方式(real-timemanner)准确地监测时钟信号101。
如图1所绘示的实施例所示，抖动监测电路100包含回路控制电路104、延迟控制电路106、抖动检测器108、第一可控制缓冲器110、第一延迟电路112、第一开关114、一或多个缓冲器116(在本文中被称作“第一缓冲器116”)、第一反相器118、第一数据选择器(multiplexer)120、第一频率计数器122、第二可控制缓冲器130、第二延迟电路132、第二开关134、一或多个缓冲器136(在本文中被称作“第二缓冲器136”)、第二反相器138、第二数据选择器140、第二频率计数器142、一或多个寄存器(register)144(在本文中被称作“寄存器144”)以及主控制电路146。尽管未示出，但在一些实施例中，主控制电路146耦合到抖动监测电路100的其它组件中的每一个(例如，回路控制电路104、延迟控制电路106、寄存器144等)以控制所述其它组件中的每一个，所述其它组件将在下文进一步详细论述。
仍参考图1，抖动检测器108配置成分别通过第一可控制缓冲器110及第一延迟电路112接收时钟信号101且通过第二可控制缓冲器130及第二延迟电路132接收参考时钟信号103。因此，抖动检测器108可在其输入端108a处接收由第一延迟电路112延迟的延迟时钟信号101′，且在其输入端108b处接收由第二延迟电路132延迟的延迟参考时钟信号103′。此外，抖动检测器108配置成比较延迟时钟信号101′与延迟参考时钟信号103′之间的相应转换边缘，以便确定时钟信号101是否含有超过噪声窗口的抖动。如果是，那么抖动检测器108可将高逻辑状态(下文中的“逻辑1”)输出到寄存器144。另一方面，如果未检测到抖动或时钟信号101中的抖动并未超过噪声窗口，那么抖动检测器108可将低逻辑状态(下文中的“逻辑0”)输出到寄存器144。因此，应了解，在特定时间段内(在抖动检测器108比较延迟时钟信号101′与延迟参考时钟信号103′之间的多个转换边缘之后)，抖动检测器108可输出多个逻辑1、逻辑0或其组合。在一些实施例中，当抖动检测器108比较延迟时钟信号101′与延迟参考时钟信号103′以检测上文提及的时钟信号101中的抖动时，抖动监测电路100可被称为以“正常监测模式”操作。下文将参考图2a、图2b、图3a、图3b以及图4更详细论述抖动检测器108的细节。
在一些实施例中，主控制电路146配置成读取存储在寄存器144中的这类逻辑状态，且响应于读取一或多个逻辑1，主控制电路146可使得延迟控制电路106控制第一延迟电路112及第二延迟电路132以分别调谐时钟信号101及参考时钟信号103的定时(即，延迟)直到抖动检测器108再次输出逻辑0(即，时钟信号中含有的抖动并未超过噪声窗口)为止。在一些实施例中，第一延迟电路112及第二延迟电路132可各自由数字控制延迟线(digitallycontrolleddelayline，dcdl)实施。在这类实施例中，延迟控制电路106可“以数字方式”调节延迟电路112及延迟电路132将分别对时钟信号101及参考时钟信号103施加的延迟的量。举例来说，延迟控制电路106可从0到63的延迟码当中将用于第二延迟电路132的延迟码(下文中，“第二延迟码”)选为31。一般来说，每一延迟码对应于特定延迟时间量，且延迟码越大，延迟时间越长。另一方面，延迟控制电路106可扫描(sweep)用于第一延迟电路112的从0到63的延迟码(下文中，“第一延迟码”)以允许抖动检测器108的输出转换回逻辑0。
继续上文实例，主控制电路146可确认当第一延迟码在30到33范围内(而第二延迟码固定为31)时，抖动检测器108可因此输出多个逻辑0。因此，抖动监测电路100，或更具体地说，主控制电路146，可确定实际上由抖动检测器108使用以选择性地输出逻辑1或逻辑0的噪声窗口对应至由设定为29的第一延迟码(小于30的一个延迟码)及设定为31的第二延迟码限定的延迟码窗口，或由设定为34的第一延迟码(大于33的一个延迟码)及设定为31的第二延迟码限定的延迟码窗口。因此，主控制电路146可使得延迟控制电路106例如将第一延迟码固定为29且将第二延迟码固定为31，且使得回路控制电路104交替地形成穿过第一延迟电路112及第二延迟电路132中的每一个的第一振荡回路及第二振荡回路。在一些实施例中，通过形成用于第一延迟电路112及第二延迟电路132中的每一个的这类第一振荡回路及第二振荡回路，可准确地确定实际上由抖动检测器108使用的噪声窗口的幅度，其将在下文进一步详细论述。在一些实施例中，当回路控制电路104交替地形成用于第一延迟电路112及第二延迟电路132中的每一个的振荡回路时，抖动监测电路100可被称为以“噪声窗口计算模式”操作。
在一些实施例中，当以噪声窗口计算模式操作时，延迟控制电路106可使得第一延迟电路112及第二延迟电路132分别将上文所论述的第一延迟码及第二延迟码用于时钟信号101及参考时钟信号103，回路控制电路104可去激活(deactivate)可控制缓冲器110及可控制缓冲器130以分别从第一延迟电路112解耦时钟信号101且从第二延迟电路132解耦参考时钟信号103，由此允许多个振荡回路穿过第一延迟电路112及第二延迟电路132中的每一个，且主控制电路146可激活(activate)第一频率计数器122及第二频率计数器142以对穿过第一延迟电路112及第二延迟电路132的振荡的相应循环次数进行计数。
更具体地说，在第一可控制缓冲器110去激活且第一延迟电路112使用第一延迟码之后，穿过第一延迟电路112、第一开关114、第一缓冲器116、第一反相器118以及第一数据选择器120的第一振荡回路151可通过第一开关114将其终端114a耦合到终端114b且通过第一数据选择器120选择其输入端120a形成；且穿过第一延迟电路112、第一开关114、第二缓冲器136、第二反相器138以及第一数据选择器120的第二振荡回路153可通过第一开关114将其终端114a耦合到终端114c且通过第一数据选择器120选择其输入端120b形成。在一些实施例中，回路控制电路104使得第一开关114将其终端114a耦合到终端114b或终端114c，且使得第一数据选择器120在输入端120a与输入端120b之间进行选择。换句话说，通过回路控制电路104形成穿过第一延迟电路112的第一振荡回路151及第二振荡回路153。此外，在一些实施例中，回路控制电路104可交替地形成第一振荡回路151及第二振荡回路153以允许第一频率计数器122对第一振荡回路151及第二振荡回路153所呈现的总循环次数n1进行计数。
在一些实施例中，第一频率计数器122通过将节点“x”处所呈现的频率(下文中，“频率x”)与参考频率154或经降低的参考频率154(其将在下文论述)(实质上小于频率x)进行比较来对第一振荡回路151及第二振荡回路153的总循环次数n1进行计数。因此，所属领域的一般技术人员应理解，参考频率154的对应周期实质上大于频率x的对应周期。在一些实施例中，第一频率计数器122可通过对参考频率154的一个对应周期中含有的频率x的对应周期的数目进行计数来确定第一振荡回路151及第二振荡回路153的总循环次数n1。
类似地，在第二可控制缓冲器130去激活且第二延迟电路132使用第二延迟码之后，穿过第二延迟电路132、第二开关134、第二缓冲器136、第二反相器138以及第二数据选择器140的第一振荡回路155可通过第二开关134将其终端134a耦合到终端134b且通过第二数据选择器140选择其输入端140a形成；且穿过第二延迟电路132、第二开关134、第一缓冲器116、第一反相器118以及第二数据选择器140的第二振荡回路157可通过第二开关134将其终端134a耦合到终端134c且通过第二数据选择器140选择其输入端140b形成。在一些实施例中，回路控制电路104使得第二开关134将其终端134a耦合到终端134b或终端134c，且使得第二数据选择器140在输入端140a与输入端140b之间进行选择。换句话说，通过回路控制电路104形成穿过第二延迟电路132的第一振荡回路155及第二振荡回路157。此外，在一些实施例中，回路控制电路104可交替地形成第一振荡回路155及第二振荡回路157以允许第二频率计数器142对第一振荡回路155及第二振荡回路157所呈现的总循环次数n2进行计数。
在一些实施例中，第二频率计数器142通过将节点“y”处所呈现的频率(下文中，“频率y”)与参考频率154或经降低的参考频率154(其将在下文论述)(实质上小于频率y)进行比较来对第一振荡回路155及第二振荡回路157的总循环次数n2进行计数。因此，所属领域的一般技术人员应理解，参考频率154的对应周期实质上大于频率y的对应周期。在一些实施例中，第二频率计数器142可通过对参考频率154的一个对应周期中含有的频率y的对应周期的数目进行计数来确定第一振荡回路155及第二振荡回路157的总循环次数n2。
根据一些实施例，通过检索穿(retrieve)过第一延迟电路112交替形成的振荡回路的循环次数n1及穿过第二延迟电路132交替形成的振荡回路的循环次数n2，可准确地计算实际上由抖动检测器108使用的噪声窗口。这是因为实际上使用的噪声窗口是通过第一延迟电路112提供的延迟与第二延迟电路132提供的延迟之间的差来确定，且在一些实施例中，第一延迟电路112提供的延迟与第二延迟电路132提供的延迟之间的差可通过参考频率154以及循环次数n1及循环次数n2之间的差准确地确定，例如，
在一些实施例中，参考频率154可由外部晶体电路提供，且进一步除以预定义常数，所述外部晶体电路通常被视为相对可靠的时钟产生源。在一些实施例中，参考频率154可提供为实质上小于频率x及频率y，且此外，预定义常数n经选择为正整数(例如，32)以进一步将参考频率154降低为
在一些实施例中，频率x的对应周期是通过将第一加权和(weightedsum)除以循环次数n1来确定，其中第一加权和可以是以下的总和：第一延迟电路112提供的延迟(延迟d112)乘以循环次数n1；第一开关114提供的延迟；第一缓冲器116及第一反相器118共同提供的延迟(延迟d116+118)乘以第一振荡回路151的循环次数(当循环次数n1为奇数时其为(n1+1)/2，且当循环次数n1为偶数时其为n1/2)；第二缓冲器136及第二反相器138共同提供的延迟(延迟d136+138)乘以第二振荡回路153的循环次数(当循环次数n1为奇数时其为(n1-1)/2，且当n1循环次数为偶数时其为n1/2)；以及第一数据选择器120提供的延迟，其中分别由第一开关114及数据选择器120提供的延迟在与其它延迟相比较时实质上可忽略。因此，根据一些实施例，频率x的对应周期可表达为：
类似地，循环次数n2内的频率y的对应周期是通过将第二加权和除以循环次数n2来确定，其中第二加权和可以是以下的总和：第二延迟电路132提供的延迟(延迟d132)乘以循环次数n2；第二开关134提供的延迟；第二缓冲器136及第二反相器138共同提供的延迟(延迟d136+138)乘以第一振荡回路155的循环次数(当循环次数n2为奇数时其为(n2+1)/2，且当循环次数n2为偶数时其为n2/2)；第一缓冲器116及第一反相器118共同提供的延迟(延迟d116+118)乘以第二振荡回路157的循环次数(当循环次数n2为奇数时其为(n2-1)/2，且当循环次数n2为偶数时其为n2/2)；以及第二数据选择器140提供的延迟，其中分别由第二开关134及第二数据选择器140提供的延迟在与其它延迟相比较时实质上可忽略。因此，根据一些实施例，频率y的对应周期可表达为：
根据本公开的一些实施例，在简化之后，频率x及频率y的对应周期具有多个共同项
在实例中，当参考频率154提供为200兆赫兹且预定义常数设定为32时，经降低的参考频率的对应周期为约160纳秒(nanosecond)。在分别形成穿过第一延迟电路112的振荡回路151及振荡回路153以及穿过第二延迟电路132的振荡回路155及振荡回路157之后，第一频率计数器122将循环次数n1确定(计数)为319±1且第二频率计数器142将循环次数n2确定(计数)为316±1，使得频率x的对应周期可经计算在500(即，160/320)皮秒(picosecond)到503.1(即，160/318)皮秒范围内，且频率y的对应周期可经计算在504.7(即，160/317)皮秒到507.9(即，160/315)皮秒范围内。因此，实际上使用的噪声窗口可经确定在1.6(即，504.7-503.1)皮秒到7.9(即，507.9-500)皮秒范围内。
在另一个实例中，当参考频率154提供为50兆赫兹且预定义常数设定为32时，经降低的参考频率的对应周期为约640纳秒。在分别形成穿过第一延迟电路112的振荡回路151及振荡回路153及穿过第二延迟电路132的振荡回路155及振荡回路157之后，第一频率计数器122将循环次数n1确定(计数)为1277±1且第二频率计数器142将循环次数n2确定(计数)为1265±1，使得频率x的对应周期可经计算在500.8(即，640/1278)皮秒到501.6(即，640/1276)皮秒范围内，且频率y的对应周期可经计算在505.5(即，640/1266)皮秒到506.3(即，640/1264)皮秒范围内。因此，实际上使用的噪声窗口可经确定在3.9(即，505.5-501.6)皮秒到5.5(即，506.3-500.8)皮秒范围内。
图2a及图2b根据一些实施例分别示出抖动检测器108的不同实施例的电路图。更具体地说，图2a中示出的所说明的实施例为p型抖动检测器，其配置成比较时钟信号101及参考时钟信号103的相应“上升”边缘，且图2b中示出的所说明的实施例为n型抖动检测器，其配置成比较时钟信号101及参考时钟信号103的相应“下降”边缘。出于清楚起见，图2a中的p型抖动检测器在本文中被称作“pjd电路200”，且图2b中的n型抖动检测器在本文中被称作“njd电路250”。
首先参考图2a，pjd电路200包含第一延迟电路210、第二延迟电路212、逻辑门214、晶体管216、晶体管218、晶体管220、晶体管222、晶体管224、晶体管226、晶体管228、晶体管230、反相器232、反相器234、逻辑门236以及调谐电路(tuningcircuit)238。在一些实施例中，第一延迟电路210及第二延迟电路212可各自包含多个串联耦合的缓冲器、反相器等等(未绘示)。第一延迟电路210配置成接收时钟信号201且提供延迟时钟信号，例如，延迟时钟信号201′，且第二延迟电路212配置成接收参考时钟信号203且提供延迟参考时钟信号，例如，延迟参考时钟信号203′。在一些实施例中，图2a的所说明的实施例中的时钟信号201及参考时钟信号203可对应于分别在抖动检测器108的输入端108a及输入端108b处(图1)接收到的信号。也就是说，时钟信号201及参考时钟信号203可为已经分别由第一延迟电路112及第二延迟电路132延迟的延迟时钟信号101′及延迟参考时钟信号103′。在一些实施例中，pjd电路200的逻辑门214可包含与非(nand)逻辑门，所述与非逻辑门配置成对时钟信号201及参考时钟信号203执行与非逻辑函数以便基于时钟信号201及参考时钟信号203的逻辑状态的经与非结果提供控制信号214′。
在一些实施例中，晶体管216、晶体管224、晶体管226、晶体管228以及晶体管230可各自由n型金属氧化物半导体(n-typemetal-oxide-semiconductor，nmos)场效应晶体管(field-effect-transistor，fet)实施，且晶体管218、晶体管220以及晶体管222可各自由p型金属氧化物半导体(p-typemetal-oxide-semiconductor，pmos)场效应晶体管(fet)实施。然而，应注意，晶体管216到晶体管230可各自实施为不同类型的晶体管(例如，双极型晶体管(bipolarjunctiontransistor，bjt)、高电子迁移率晶体管(high-electronmobilitytransistor，hemt)等)中的任一种，同时保持在本公开的范畴内。
更具体地说，晶体管216及晶体管218在相应漏极及源极处共同耦合到第一供电电压207(例如，vdd)，且由控制信号214′选通。晶体管220通过其相应源极耦合到晶体管216的源极，且由延迟时钟信号201′选通。类似地，晶体管222通过其相应源极耦合到晶体管218的漏极，且由延迟参考时钟信号203′选通。并且晶体管218的漏极耦合到晶体管216的源极。晶体管224及晶体管226通过其相应漏极在共同节点“a”处耦合到晶体管220的漏极，且通过其相应源极耦合到第二供电电压209(例如，vss或接地)。在一些实施例中，晶体管224由控制信号214′选通。类似地，晶体管228及晶体管230通过其相应漏极在共同节点“b”处耦合到晶体管222的漏极，且通过其相应源极耦合到第二供电电压209(例如，vss或接地)。在一些实施例中，晶体管230由控制信号214′选通。
更具体地说，在一些实施例中，晶体管226及晶体管228彼此交叉耦合(cross-coupled)。也就是说，晶体管226的栅极耦合到晶体管228的漏极，且晶体管228的栅极耦合到晶体管226的漏极，以允许晶体管226及晶体管228充当闩锁电路(latchcircuit)，其将在下文关于图3a进一步详细论述。
在一些实施例中，反相器232及反相器234配置成分别接收节点a及节点b处存在的信号(下文中，“信号231”及“信号233”)以作为相应输入信号，且提供相应的逻辑反相信号235及逻辑反相信号237。信号235及信号237由逻辑门236接收，所述逻辑门236在一些实施例中可实施为异或(xor)逻辑门。逻辑门236配置成对信号235及信号237执行异或逻辑函数以便提供信号205，所述信号205的逻辑状态是基于信号235及信号237的逻辑状态的经异或运算的结果而确定。在一些实施例中，信号205可为抖动检测器108的输出。
图4中示出调谐电路238的示例性电路图。在一些实施例中，调谐电路238包含通过相应开关408、开关410以及开关412耦合于节点a与节点b之间的一或多个电容器402、电容器404以及电容器406。更具体地说，电容器402包含两个导电板402-1及导电板402-2，其中一个导电板(例如，导电板402-1)耦合到节点b且另一导电板(例如，导电板402-2)通过开关408耦合到节点a；电容器404包含两个导电板404-1及导电板404-2，其中一个导电板(例如，导电板404-1)耦合到节点b且另一导电板(例如，导电板404-2)通过开关410耦合到节点a；且电容器406包含两个导电板406-1及导电板406-2，其中一个导电板(例如，导电板406-1)耦合到节点b且另一导电板(例如，导电板406-2)通过开关412耦合到节点a。
根据一些实施例，开关408、开关410以及开关412中的每一个可选择性地接通/断开以调谐pjd电路200的噪声窗口。更具体地说，当接通的开关越多时，越多的电容器电耦合于节点a与节点b之间，其使得噪声窗口变得更宽。相反地，当接通的开关越少时，越少的电容器电耦合于节点a与节点b之间，其使得噪声窗口变得更窄。尽管图4的所说明的实施例中示出仅三个电容器402、电容器404以及电容器406(及对应开关408、开关410以及开关412)，但应了解，调谐电路238可包含任何所要数目的电容器(及对应开关)。
如上文所提及，通过抖动检测器108(图2a的实例中的pjd电路200)使用噪声窗口来确定时钟信号101中含有的抖动是否超过噪声窗口。在一些实施例中，尽管调谐电路238的噪声窗口可在制造之前设计，但基于调谐电路238的组件的各种工艺变化，实际上由抖动检测器108使用的噪声窗口可偏离最初设计的噪声窗口。在此方面，如上文所论述，所公开的抖动监测电路100可准确地确定实际上由抖动检测器108使用的噪声窗口。
图3a根据一些实施例示出用以操作图2a的pjd电路200的信号201、信号203、信号214′、信号201′、信号203′、信号231、信号233以及信号205的示例性波形。图3a中所示出的信号201、信号203、信号214′、信号201′、信号203′、信号231、信号233以及信号205的每一波形随时间推移在逻辑1与逻辑0之间变化。应注意，时钟信号201及参考时钟信号203可分别对应于延迟时钟信号101′及延迟参考时钟信号103′。
如上文所提及，抖动为与推测的周期性信号与真实周期性之间的偏差。在一些实施例中，参考时钟信号203可用作“推测的周期性信号”，其用于检验时钟信号201且确定时钟信号201与推测的周期性信号203的偏差是否超过噪声窗口。在一些实施例中，如上文所提及，当时钟信号201在其相应上升边缘上有超过噪声窗口(即，不可容忍的抖动量)的抖动(即，具有偏差)时，pjd电路200可将信号205拉到逻辑1。图3a示出时钟波形信号201含有超过预定阈值的抖动及对应信号的情形，所述情形由pjd电路200检测，且pjd电路200使用或产生所述对应信号(即，信号214′、信号201′、信号203′、信号231、信号233以及信号205)。
如图3a中所示，时钟信号201的上升边缘(risingedge)201r偏离参考时钟信号203的上升边缘203r。更具体地说，上升边缘201r在上升边缘203r前方出现“定时差δt”。替代性陈述，上升边缘201r及上升边缘203r彼此具有定时差(timingdiffierence)δt。如上文所描述，逻辑门214对时钟信号201及参考时钟信号203执行与非逻辑函数。如所属领域中已知的，仅当信号201及信号203两个都转换成逻辑1时，逻辑门214可输出控制信号214′作为逻辑0。
在时间“t0”之前，控制信号214′处于逻辑1，且在t0时间处，控制信号214′保持在逻辑1处，这是因为信号201及信号203的逻辑状态在逻辑0处。应注意，晶体管216、晶体管218、晶体管224以及晶体管230均由信号214′选通。因此，当控制信号214′处于逻辑1时，“nmos”晶体管216、“nmos”晶体管224以及“nmos”晶体管230接通，且“pmos”晶体管218断开。在一些实施例中，基于在时间t0处接通晶体管220及晶体管222，在晶体管220及晶体管222断开之前，晶体管216可充当预充电电路以预充电晶体管220及晶体管222，且更具体地说，预充电晶体管220及晶体管222的源极。在将控制信号214′拉到逻辑0之后，晶体管218可充当电流源，且在控制信号214′拉回到逻辑1之后，晶体管224及晶体管230配置成执行重设功能，其分别将在下文进一步论述。此外，在一些实施例中，晶体管216的相应大小可经选择为实质上小于其它晶体管(例如，晶体管220、晶体管222、晶体管224、晶体管226、晶体管228以及晶体管230)，使得在时间t0之前(例如，在信号214′转换成逻辑0之前)，可最小化备用电流(亦称为“dc电流”)且节点a及节点b处的相应逻辑状态可保持在逻辑0处。因此，可有利地避免由通过晶体管226及晶体管228形成的闩锁电路引起的噪声及/或假逻辑状态(falselogicstate)。
随后，在时间“t1”处，由于时钟信号201及参考时钟信号203均已分别转换成逻辑1，(与非)逻辑门214将控制信号214′转换成逻辑0，其断开晶体管216且接通晶体管218，使得晶体管216可停止预充电晶体管220及晶体管220，且晶体管218可开始分别通过导通(on)晶体管220及导通晶体管222在节点a及节点b处充电，以提高电压水平(voltagelevel)。应注意，归因于由逻辑门214引起的信号传播延迟，控制信号214′可能不紧接在两个信号201及信号203转换成逻辑1之后转换成逻辑0。如上文所提及，第一延迟电路210及第二延迟电路212分别延迟时钟信号201及参考时钟信号203。更具体地说，在一些实施例中，第一延迟电路210可以延迟(定时差)“δt1”来延迟时钟信号201，以便提供所示的经延迟信号201′；且第二延迟电路212可以延迟(定时差)“δt2”来延迟时钟信号203，以便提供所示的经延迟信号203′。在一些实施例中，延迟(定时差)δt1及延迟(定时差)δt2彼此可实质上类似。
在时间“t2”处，归因于延迟，经延迟信号201′及经延迟信号203′的上升边缘尚未由“pmos”晶体管220及“pmos”晶体管222接收，即，经延迟信号201′及经延迟信号203′仍处于逻辑0。因此，晶体管220及晶体管222保持于导通状态。并且晶体管216保持关闭(off)且晶体管218保持导通，这是因为在时间t1处控制信号214′已经拉到逻辑0。充当如上文所提及的电流源的晶体管218配置成保持对节点a及节点b处的电压水平充电。因此，节点a及节点b(即，信号231及信号233)处的电压水平可通过导通晶体管220及导通晶体管222充电到逻辑1。
在时间“t3”处，经延迟信号201′的上升边缘由晶体管220的栅极接收以使得晶体管220断开。因此，节点a(即，信号231)处的电压水平在时间t3处开始通过晶体管226放电。类似地，在时间“t4”处，经延迟信号203′的上升边缘由晶体管222的栅极接收以使得晶体管222断开。因此，节点b(即，信号233)处的电压水平在时间t4处开始通过晶体管228放电。在一些实施例中，归因于实质上类似的延迟(定时差)δt1及延迟(定时差)δt2，上升边缘201r与上升边缘203r之间的定时差“δt”相应地反映到经延迟信号201′及经延迟信号203′，以在不同时间断开晶体管220及晶体管222。信号231及信号233可在不同时间开始放电，即，时间t3与时间t4不同，且时间t4在时间t3之后。因此，信号231可比信号233更快地转换成逻辑0。此外，如上文所提及，晶体管226及晶体管228充当闩锁电路。也就是说，在信号231及信号233中的任一个转换成可检测逻辑状态(例如，足够低的电压水平)后，信号231及信号233的逻辑状态可闩锁到其当前相应状态。在非限制性实例中，当信号231及信号233中的任一个转换成足够低的电压水平时，转换成足够低的电压水平的信号的逻辑状态可闩锁到逻辑0，且另一信号的逻辑状态可互补地闩锁到逻辑1(即，停止放电)。
在图3a的实例中，由于信号231在大约时间“t5”处转换成逻辑0(即，足够低的电压水平)且同时信号233仍放电，信号231及信号233的逻辑状态可分别闩锁到逻辑0及逻辑1。也就是说，信号231闩锁到逻辑0，且信号233停止放电并闩锁到逻辑1。
在实例中，在信号231及信号233同时(即，时间t3＝时间t4)或在两个实质上接近的时间(即，时间t4实质上接近时间t3)处开始放电的情形中，信号231及信号233的逻辑状态变为不可辨(non-differentiable)的(即，信号231及信号233逻辑状态均在逻辑1或逻辑0处)，其使得通过晶体管226及晶体管228形成的闩锁电路未能将逻辑状态闩锁在时间t3与时间t4之间的此狭窄定时差内。替代地陈述，当时间t3与时间t4之间的定时差变得小于噪声窗口时，通过晶体管226及晶体管228形成的闩锁电路不能将信号231及信号233闩锁成反向逻辑状态(逻辑1或逻辑0)。
另一方面，如图3a中所示，当时间t3与时间t4之间的定时差超过噪声窗口时，信号231及信号233的逻辑状态为可分辨的，这是因为信号231的逻辑状态首先转换成逻辑0。因此，通过晶体管226及晶体管228形成的闩锁电路可分别将信号231及信号233的逻辑状态闩锁为逻辑0及逻辑1。随后，信号231及信号233通过相应反相器232及反相器234逻辑上反相以变为信号235(目前转换成逻辑1)及信号237(目前转换成逻辑0)。
在时间“t6”处，逻辑门236对逻辑上反相的信号235及信号237执行异或逻辑函数。如所属领域中已知的，当异或逻辑门的输入处于不同逻辑状态时，异或逻辑门输出逻辑1。因此，(异或)逻辑门236在时间t6处将信号205转换成逻辑1。如上文所提及，根据一些实施例，当信号205拉到逻辑1时，pjd电路200可因此确定(时钟信号201的)上升边缘201r与(参考时钟信号203的)上升边缘203r的偏差(定时差)δt超过噪声窗口。
随后，在时间“t7”处，由于时钟信号201及参考时钟信号203中的至少一个转换成逻辑0，控制信号214′(与非运算来自信号201或信号203的至少一个低(low)逻辑状态)转换成逻辑1。因此，晶体管224及晶体管230接通。如上文所提及，在一些实施例中，晶体管224及晶体管230可形成重设电路(resetcircuit)。也就是说，当晶体管224及晶体管230接通时，启用这类重设电路，其开始使信号231及信号233放电。在一些实施例中，信号233可稍微在时间t7之后拉回到逻辑0。
在时间“t8”处，信号235及信号237均通过由反相器232及反相器234分别使信号231及信号233逻辑反相来转换成逻辑1，使得信号205重设成逻辑0(异或运算信号235及信号237的两个逻辑1′)。应注意，归因于分别由反相器232及反相器234引起的一些信号传播延迟，信号205可能不紧接在信号231及信号233拉回到逻辑0之后转换成逻辑0。在一些实施例中，在信号205重设为逻辑0之后，跟随上文所描述的操作，pjd电路200可配置成准备好监测时钟信号201的后续上升边缘(例如，201r′)在与参考时钟信号203的上升边缘(例如，203r′)比较时是否有不可容忍的抖动量。上升边缘201r′可在后续时间(例如，时间“t9”)处由第一延迟电路210接收，且上升边缘203r′可在另一后续时间(例如，时间“t10”)处由第二延迟电路212接收。
现参考图2b，类似于pjd电路200，在一些实施例中，njd电路250包含第一延迟电路260、第二延迟电路262、逻辑门264、晶体管266、晶体管268、晶体管270、晶体管272、晶体管274、晶体管276、晶体管278、晶体管280、反相器282、反相器284、逻辑门286以及调谐电路288。调谐电路288实质上类似于上文关于图2a所描述的调谐电路238。并且，第一延迟电路260及第二延迟电路262可各自包含多个串联耦合的缓冲器、反相器等等(未绘示)。第一延迟电路260配置成接收时钟信号251且提供延迟时钟信号，例如，延迟时钟信号251′，且第二延迟电路262配置成接收参考时钟信号253且提供延迟参考时钟信号，例如，延迟参考时钟信号253′。在一些实施例中，图2b的所说明的实施例中的时钟信号251及参考时钟信号253可对应至分别在抖动检测器108的输入端108a及输入端108b处(图1)接收到的信号。也就是说，时钟信号251及参考时钟信号253可为已经分别由第一延迟电路112及第二延迟电路132延迟的延迟时钟信号101′及延迟参考时钟信号103′。
不同于pjd电路200，在一些实施例中，njd电路250的逻辑门264可包含或非(nor)逻辑门，所述或非逻辑门配置成对时钟信号251及参考时钟信号253执行或非逻辑函数以便基于时钟信号251及参考时钟信号253的逻辑状态的经或非运算结果提供控制信号264′。此外，晶体管268、晶体管270以及晶体管272可各自由nmosfet实施，且晶体管266、晶体管274、晶体管276、晶体管278以及晶体管280可各自由pmosfet实施。然而，应注意，晶体管266到晶体管280可各自实施为不同类型的晶体管(例如，双极型晶体管(bjt)、高电子迁移率晶体管(hemt)等)中的任一种，同时保持在本公开的范畴内。
在一些实施例中，晶体管266及晶体管268在相应漏极及源极处共同耦合到第一供电电压257(例如，vss或接地)，且由控制信号264′选通。晶体管270通过其相应源极耦合到晶体管266的源极，且由延迟时钟信号251′选通。晶体管272通过其相应源极耦合到晶体管268的漏极，且由延迟参考时钟信号253′选通。并且晶体管268的源极耦合到晶体管266的漏极。晶体管274及晶体管276通过其相应漏极在共同节点“c”处耦合到晶体管270的漏极，且通过其相应源极耦合到第二供电电压259(例如，vdd)。在一些实施例中，晶体管274由控制信号264′选通。类似地，晶体管278及晶体管280通过其相应漏极在共同节点“d”处耦合到晶体管272的漏极，且通过其相应源极耦合到第二供电电压259(例如，vdd)。在一些实施例中，晶体管280由控制信号264′选通。
更具体地说，在一些实施例中，晶体管276及晶体管278彼此交叉耦合。也就是说，晶体管276的栅极耦合到晶体管728的漏极，且晶体管278的栅极耦合到晶体管276的漏极，以便允许晶体管276及晶体管278充当闩锁电路，所述闩锁电路实质上类似于由pjd电路200的晶体管226及晶体管228形成的闩锁电路。
在一些实施例中，反相器282及反相器284配置成分别接收节点c及节点d处存在的信号(下文中，“信号281”及“信号283”)作为相应输入信号，且提供相应的逻辑反相信号285及逻辑反相信号287。信号285及信号287由逻辑门286接收，所述逻辑门286在一些实施例中可类似地实施为异或逻辑门。逻辑门286配置成对信号285及信号287执行异或逻辑函数以便提供信号255，所述信号255的逻辑状态基于信号285及信号287的逻辑状态的经异或运算的结果而确定。在一些实施例中，信号255可为抖动检测器108的输出。
图3b示出根据一些实施例的用以操作图2b的njd电路250的信号251、信号253、信号264′、信号251′、信号253′、信号281、信号283以及信号255的示例性波形。图3b中所示出的信号251、信号253、信号264′、信号251′、信号253′、信号281、信号283以及信号255的每一波形随时间推移在逻辑1与逻辑0之间变化。应注意，时钟信号251及参考时钟信号253可分别对应于延迟时钟信号101′及延迟参考时钟信号103′。
类似于pjd电路200的操作，在一些实施例中，参考时钟信号253可用作“推测周期性信号”，且时钟信号251可用作将检验信号以确定时钟信号251与推测周期性信号253之间的偏差是否超过噪声窗口。当时钟信号251在其相应下降边缘(fallingedge)上有超过噪声窗口(即，不可容忍的抖动量)的抖动(即，偏差)时，njd电路250可将信号255拉到逻辑1。因此，为了解释时钟信号251的下降边缘上的“不可容忍的”抖动如何由njd电路250检测到，在图3b中，信号251(由njd电路250接收)的波形示出这类情形以及njd电路250如何通过使用信号264′、信号251′、信号253′、信号281以及信号283将信号255拉到逻辑1而作出响应。
如图3b中所示，时钟信号251的下降边缘251f偏离参考时钟信号253的下降边缘253f。更具体地说，下降边缘251f在下降边缘253f前方出现“定时差δt”。替代性陈述，下降边缘251f及下降边缘253f彼此具有定时差δt。如上文所描述，逻辑门264对时钟信号251及参考时钟信号253执行或非逻辑函数。如所属领域中已知的，仅当信号251及信号253两个都转换成逻辑0时，逻辑门264可输出逻辑1的控制信号264′。
在时间“t0”之前，控制信号264′处于逻辑0，且在t0时间处，控制信号264′保持在逻辑0，这是因为信号251及信号253的逻辑状态为逻辑1。应注意，晶体管266、晶体管268、晶体管274以及晶体管280皆由信号264′选通。因此，当控制信号264′处于逻辑0时，“nmos”晶体管268断开，且“pmos”晶体管266、“pmos”晶体管274以及“pmos”晶体管280接通。在一些实施例中，基于在时间t0处，晶体管270及晶体管272接通，在晶体管270及晶体管272断开之前，晶体管266可充当预放电电路以对晶体管270及晶体管272进行预放电，且更具体地说，对晶体管270及晶体管272的源极进行预放电。晶体管268在控制信号264′拉到逻辑1之后可充当电流槽(currentsink)，且晶体管274及晶体管280配置成在控制信号264′拉回到逻辑0之后执行重设功能，其分别将在下文论述。此外，在一些实施例中，晶体管266的相应大小可经选择实质上小于其它晶体管(例如，晶体管270、晶体管272、晶体管274、晶体管276、晶体管278以及晶体管280)，使得在时间t0之前(例如，在信号264′转换成逻辑1之前)，备用电流(stand-bycurrent，亦称为“dc电流”)可最小化且节点c及节点d处的相应逻辑状态可保持在逻辑1。因此，可有利地避免由通过晶体管276及晶体管278形成的闩锁电路引起的噪声及/或假逻辑状态。
随后，在时间“t1”处，由于时钟信号251及参考时钟信号253均已分别转换成逻辑0，(或非)逻辑门264将控制信号264′转换成逻辑1，其断开晶体管266且接通晶体管268，使得晶体管266可停止预放电晶体管270及晶体管272，且晶体管268可开始分别通过导通晶体管270及导通晶体管272在节点c及节点d处放电电压水平。应注意，归因于由逻辑门264引起的信号传播延迟，控制信号264′可能不紧接在两个信号251及信号253转换成逻辑0之后转换成逻辑1。如上文所提及，第一延迟电路260及第二延迟电路262分别延迟时钟信号251及参考时钟信号253。更具体地说，在一些实施例中，第一延迟电路260可以延迟(定时差)“δtl”来延迟时钟信号251，以便提供所示的经延迟信号251′；且第二延迟电路262可以延迟(定时差)“δt2”来延迟时钟信号253，以便提供所示的经延迟信号253′。在一些实施例中，延迟(定时差)δt1及延迟(定时差)δt2彼此可实质上类似。
在时间“t2”处，归因于延迟，经延迟信号251′及延迟信号253′的下降边缘尚未由“nmos”晶体管270及“nmos”晶体管272接收，即，经延迟信号251′及经延迟信号253′仍处于高(high)逻辑状态。因此，晶体管270及晶体管272保持导通。并且晶体管266保持关闭且晶体管268保持导通，这是因为控制信号264′在时间t1处已经拉到高逻辑状态。充当如上文所提及的电流槽的晶体管268配置成保持使节点c及节点d处的电压水平放电。因此，节点c及节点d(即，信号281及信号283)处的电压水平可通过导通晶体管270及导通晶体管272放电到低逻辑状态。
在时间“t3”处，经延迟信号251′的下降边缘由晶体管270的栅极接收，以使得晶体管270断开。因此，节点c(即，信号281)处的电压水平在时间t3处开始通过晶体管276充电。类似地，在时间“t4”处，经延迟信号253′的下降边缘由晶体管272的栅极接收，以使得晶体管272断开。因此，节点d(即，信号283)处的电压水平在时间t4处开始通过晶体管278充电。
在一些实施例中，归因于实质上类似的延迟(定时差)δt1及延迟(定时差)δt2，下降边缘251f与下降边缘253f之间的定时差“δt”相应地反映到经延迟信号251′及经延迟信号253′，以在不同时间断开晶体管270及晶体管272。信号281及信号283可在不同时间开始充电，即，时间t3与时间t4不同，且时间t4在时间t3之后。因此，信号281可比信号283更快地转换成逻辑1。此外，如上文所提及，晶体管276及晶体管278充当闩锁电路。也就是说，在信号281及信号283中的任一个转换成可检测逻辑状态(例如，足够高的电压水平)后，信号281及信号283的逻辑状态可闩锁为其目前所处的状态。在非限制性实例中，当信号281及信号283中的任一个转换成足够高的电压水平时，转换成足够高的电压水平的信号的逻辑状态可闩锁到逻辑1，且另一信号的逻辑状态可互补地闩锁到逻辑0(即，停止充电)。
在图3b的实例中，由于信号281在大约时间“t5”处转换成逻辑1(即，足够高的电压水平)同时信号283仍充电，信号281及信号283的逻辑状态可分别闩锁到逻辑1及逻辑0。也就是说，信号281闩锁到逻辑1，且信号283停止充电且闩锁到逻辑0。
在实例中，当信号281及信号283同时(即，时间t3＝时间t4)或在两个实质上接近的时间(即，时间t4实质上接近时间t3)处开始充电时，信号281及信号283的逻辑状态变为不可分辨的(即，信号281及信号283两个的逻辑状态在逻辑1或逻辑0处)，其使得通过晶体管276及晶体管278形成的闩锁电路未能将逻辑状态闩锁在时间t3与时间t4之间的如此狭窄的定时差内。替代地陈述，当时间t3与时间t4之间的定时差变得小于噪声窗口时，通过晶体管276及晶体管278形成的闩锁电路不能将信号281及信号283闩锁成反向逻辑状态(逻辑1或逻辑0)。
另一方面，在图3b中所示的情况下，当时间t3与时间t4之间的定时差超过噪声窗口时，信号281及信号283的逻辑状态为可分辨的，这是因为信号281的逻辑状态首先转换成逻辑1。因此，通过晶体管276及晶体管278形成的闩锁电路可分别将信号281及信号283的逻辑状态闩锁为逻辑1及逻辑0。随后，信号281及信号283通过相应反相器282及反相器284逻辑上反相以变为信号285(目前转换成逻辑0)及信号287(目前转换成逻辑1)。
在时间“t6”处，逻辑门286对逻辑上反相的信号285及信号287执行异或逻辑函数。如上文所描述，当异或逻辑门的输入处于不同逻辑状态时异或逻辑门输出逻辑1。因此，(异或)逻辑门286在时间t6处将信号255转换成逻辑1。根据一些实施例，当信号255拉到逻辑1时，njd电路250可因此确定(时钟信号251的)下降边缘251f与(参考时钟信号253的)下降边缘253f的偏差δt超过噪声窗口。
随后，在时间“t7”处，由于时钟信号251及参考时钟信号253中的至少一个转换成逻辑1，控制信号264′(或非运算来自信号251或信号253的至少一个逻辑1)转换成逻辑0。因此，晶体管274及晶体管280接通。如上文所提及，在一些实施例中，晶体管274及晶体管280可形成重设电路。也就是说，当晶体管274及晶体管280接通时，启用此重设电路，其开始对信号281及信号283充电。在一些实施例中，稍微在时间t7之后，信号283可拉回到逻辑1。
在时间“t8”处，信号285及信号287均通过由反相器282及反相器284分别使信号281及信号283逻辑上反相来转换成逻辑0，使得信号255重设成逻辑0(异或运算信号285及信号287的两个低逻辑状态)。应注意，归因于分别由反相器282及反相器284引起的一些信号传播延迟，信号255可能不紧接在信号281及信号283拉回到逻辑1之后转换成逻辑0。在一些实施例中，在信号255重设为逻辑0之后，跟随上文所描述的操作，njd电路250可配置成准备好监测时钟信号251的后续下降边缘(例如，下降边缘251f′)在与参考时钟信号253的下降边缘(例如，下降边缘253f′)比较时是否有不可容忍的抖动量。下降边缘251f′可在后续时间(例如，时间“t9”)处由第一延迟电路260接收，且下降边缘253f可在另一后续时间(例如，时间“t10”)处由第二延迟电路262接收。
再次参考图1，根据一些实施例，除上文论述的正常监测模式及噪声窗口计算模式以外，抖动监测电路100还可在内建自测试(built-in-self-test，bist)模式中操作。此外，bist模式可进一步划分为两个子模式，bist模式的第一子模式(下文中，“bist模式1”)及bist模式的第二子模式(下文中，“bist模式2”)，其将分别如下论述。
当在bist模式1中操作时，主控制电路146可激活第一可控制缓冲器110及第二可控制缓冲器130中的一个且去激活另一个，使得时钟信号101及时钟信号103中的一个可通过对应延迟电路(延迟电路112或延迟电路132)在其输入端(输入端108a或输入端108b)中的一个处由抖动检测器108接收，且抖动检测器108的另一输入端可以频率x或频率y接收信号。如上文所提及，节点x处存在的频率x及节点y处存在的频率y分别对应于交替地形成的振荡回路(振荡回路151及振荡回路153)及(振荡回路155及振荡回路157)，其通常含有大量噪声(例如，抖动)。因此，当抖动检测器108比较这两个信号(延迟时钟信号101′及延迟时钟信号103呻的一个与具有频率x或频率y的信号中的一个)时，主控制电路146可预期由抖动检测器108提供的输出均为逻辑1或大部分为逻辑1(例如，高于预定义百分比)。然而，如果并不是如此(即，通过抖动检测器108输出的逻辑1小于预定义百分比)，那么主控制电路146可确定抖动监测电路100的组件中的至少一个发生故障，例如是第一延迟电路112、第二延迟电路132等。
当在bist模式2中操作时，主控制电路146可使抖动检测器108的输入端108a及输入端108b短路。因此，抖动检测器108可仅接收一个延迟时钟信号，例如，延迟时钟信号101′或延迟时钟信号103′。由于抖动检测器108现比较相同的(经延迟)时钟信号，主控制电路146可预期由抖动检测器108提供的输出均为逻辑0。然而，如果并不是如此，那么主控制电路146可确定抖动检测器108发生故障。
图5根据一些实施例示出用以操作图1的抖动监测电路100的示例性方法500的流程图。在不同实施例中，方法500的操作由图1到图4中所示出的相应组件执行。出于论述的目的，方法500的以下实施例将结合图1到图4描述。方法500的所说明实施例仅为实例。因此，应理解，各种操作中的任一种可省略、重新排序和/或添加，同时保持在本公开的范畴内。
根据各种实施例，方法500开始于操作502，其中接收第一时钟信号及第二时钟信号。在以上实例中，第一时钟信号及第二时钟信号可由抖动监测电路100接收为待检验时钟信号101及参考时钟信号103。
根据各种实施例，方法500进行到操作504，其中第一时钟信号及第二时钟信号分别通过第一延迟电路及第二延迟电路延迟以在噪声窗口内对准第一时钟信号与第二时钟信号。继续以上实例，第一延迟电路112可使用第一延迟码来延迟时钟信号101，且第二延迟电路132可使用第二延迟码来延迟参考时钟信号103，以使得抖动检测器108随时间推移输出多个逻辑0，即，第一时钟信号101及第二时钟信号103在由抖动检测器108使用的噪声窗口内对准。
在一些实施例中，分别由第一延迟电路112及第二延迟电路132使用的第一延迟码及第二延迟码是由延迟控制电路106提供，所述延迟控制电路106将第一延迟码及第二延迟码中的一个固定于第一值且扫描可用值为第一延迟码及第二延迟码中的另一个。因此，在操作502期间，延迟码窗口可由延迟控制电路106确定。根据本公开的一些实施例，由仍可使得抖动检测器108输出逻辑0的扫描值的范围限定的此延迟码窗口可用于确定由抖动检测器108使用的噪声窗口。
根据各种实施例，方法500进行到操作506，其中第一振荡回路及第二振荡回路交替地形成为穿过第一延迟电路及第二延迟电路中的每一个以便确定噪声窗口。使用相同实例，延迟控制电路106可能仍将第一延迟码及第二延迟码中的一个固定于第一值，但使用大于延迟码窗口的上部边界的一个延迟码或小于延迟码窗口的下部边界的一个延迟码作为第一延迟码及第二延迟码中的另一个。随后，两个振荡回路通过回路控制电路104替代地形成为穿过第一延迟电路112及第二延迟电路132中的每一个，其允许第一频率计数器122及第二频率计数器142计算频率x及频率y，以便计算由抖动检测器108使用的噪声窗口，如上文所论述。
在实施例中，抖动监测电路包含：第一延迟电路，配置成接收第一时钟信号；第二延迟电路，配置成接收第二时钟信号；延迟控制电路，耦合到第一延迟电路及第二延迟电路，且配置成使得第一延迟电路及第二延迟电路在噪声窗口内分别使第一时钟信号与第二时钟信号对准；以及回路控制电路，耦合到第一延迟电路及第二延迟电路，且配置成交替地形成穿过第一延迟电路及第二延迟电路中的每一个的第一振荡回路及第二振荡回路以便确定噪声窗口。
在一些实施利中，穿过所述第一延迟电路的所述第一振荡回路由所述第一延迟电路及多个第一延迟元件形成，且穿过所述第一延迟电路的所述第二振荡回路由所述第一延迟电路及多个第二延迟元件形成，且其中穿过所述第二延迟电路的所述第一振荡回路由所述第二延迟电路及所述多个第二延迟元件形成，且穿过所述第二延迟电路的所述第二振荡回路由所述第二延迟电路及所述多个第一延迟元件形成。在一些实施例中抖动监测电路，还包括：第一频率计数器，耦合到所述第一延迟电路以及所述多个第一延迟元件和所述多个第二延迟元件，且配置成使用参考频率对穿过所述第一延迟电路的所述第一振荡回路及所述第二振荡回路的循环次数进行计数；以及第二频率计数器，耦合到所述第二延迟电路以及所述多个第一延迟元件和所述多个第二延迟元件，且配置成使用所述参考频率对穿过所述第二延迟电路的所述第一振荡回路及所述第二振荡回路的循环次数进行计数。在一些实施例中，基于所述参考频率及穿过所述第一延迟电路的所述第一振荡回路及所述第二振荡回路的所述循环次数与穿过所述第二延迟电路的所述第一振荡回路及所述第二振荡回路的所述循环次数之间的差确定所述噪声窗口。在一些实施例中，抖动监测电路还包括：第一开关及第一数据选择器，分别耦合到所述第一延迟电路以及所述多个第一延迟元件和所述多个第二延迟元件；以及第二开关及第二数据选择器，分别耦合到所述第二延迟电路以及所述多个第一延迟元件和所述多个第二延迟元件。在一些实施例中，所述回路控制电路配置成控制所述第一开关及所述第一数据选择器以交替地形成穿过所述第一延迟电路的所述第一振荡回路及所述第二振荡回路，且控制所述第二开关及所述第二数据选择器以交替地形成穿过所述第二延迟电路的所述第一振荡回路及所述第二振荡回路。在一些实施例中，抖动监测电路还包括：噪声检测器，耦合到所述延迟控制电路，且配置成分别通过所述第一延迟电路及所述第二延迟电路接收所述第一时钟信号及所述第二时钟信号，且检测所述第一时钟信号与所述第二时钟信号之间的定时差是否超过所述噪声窗口。在一些实施例中，所述延迟控制电路配置成响应于检测到所述第一时钟信号与所述第二时钟信号之间的所述定时差超过所述噪声窗口来分别使得所述第一延迟电路及所述第二延迟电路在噪声窗口内使所述第二时钟信号与所述第一时钟信号对准。
在另一实施例中，抖动监测电路包含：第一延迟电路，配置成接收第一时钟信号；第二延迟电路，配置成接收第二时钟信号；延迟控制电路，耦合到第一延迟电路及第二延迟电路，且配置成使得第一延迟电路及第二延迟电路在噪声窗口内使第一时钟信号与第二时钟信号对准；回路控制电路，耦合到第一延迟电路及第二延迟电路，且配置成交替地形成穿过第一延迟电路及第二延迟电路中的每一个的第一振荡回路及第二振荡回路；第一频率计数器，耦合到第一延迟电路，且配置成使用参考频率对穿过第一延迟电路的第一振荡回路及第二振荡回路的循环次数进行计数；以及第二频率计数器，耦合到第二延迟电路，且配置成使用参考频率对穿过第二延迟电路的第一振荡回路及第二振荡回路的循环次数进行计数，其中基于参考频率及穿过第一延迟电路的第一振荡回路及第二振荡回路的循环次数与穿过第二延迟电路的第一振荡回路及第二振荡回路的循环次数之间的差确定噪声窗口。
在一些实施例中，穿过所述第一延迟电路的所述第一振荡回路由所述第一延迟电路及多个第一延迟元件形成，且穿过所述第一延迟电路的所述第二振荡回路由所述第一延迟电路及多个第二延迟元件形成，且其中穿过所述第二延迟电路的所述第一振荡回路由所述第二延迟电路及所述多个第二延迟元件形成，且穿过所述第二延迟电路的所述第二振荡回路由所述第二延迟电路及所述多个第一延迟元件形成。在一些实施例中，所述第一延迟电路及所述第二延迟电路各自包括数字控制延迟线。在一些实施例中，抖动监测电路还包括：第一开关及第一数据选择器，分别耦合到所述第一延迟电路以及所述多个第一延迟元件和所述多个第二延迟元件；以及第二开关及第二数据选择器，分别耦合到所述第二延迟电路以及所述多个第一延迟元件和所述多个第二延迟元件。在一些实施例中，所述回路控制电路配置成控制所述第一开关及所述第一数据选择器以交替地形成穿过所述第一延迟电路的所述第一振荡回路及所述第二振荡回路，且控制所述第二开关及所述第二数据选择器以交替地形成穿过所述第二延迟电路的所述第一振荡回路及所述第二振荡回路。在一些实施例中，穿过所述第一延迟电路的所述第一振荡回路是通过将所述第一开关耦合到所述多个第一延迟元件形成，穿过所述第一延迟电路的所述第二振荡回路是通过将所述第一开关耦合到所述多个第二延迟元件形成，穿过所述第二延迟电路的所述第一振荡回路是通过将所述第二开关耦合到所述多个第二延迟元件形成，且穿过所述第二延迟电路的所述第二振荡回路是通过将所述第二开关耦合到所述多个第一延迟元件形成。在一些实施例中，抖动监测电路还包括：噪声检测器，耦合到所述延迟控制电路，且配置成分别通过所述第一延迟电路及所述第二延迟电路接收所述第一时钟信号及所述第二时钟信号，且检测所述第一时钟信号与所述第二时钟信号之间的定时差是否超过所述噪声窗口。在一些实施例中，所述延迟控制电路配置成使得所述第一延迟电路及所述第二延迟电路分别延迟所述第一时钟信号及所述第二时钟信号，以便响应于检测到所述第一时钟信号与所述第二时钟信号之间的所述定时差超过所述噪声窗口而在所述噪声窗口内使所述第一时钟信号与所述第二时钟信号对准。
在又一实施例中，监测抖动的方法包含：接收第一时钟信号及第二时钟信号；分别通过第一延迟电路及第二延迟电路延迟第一时钟信号及第二时钟信号，在噪声窗口内使第一时钟信号与第二时钟信号对准；以及交替地形成穿过第一延迟电路及第二延迟电路中的每一个的第一振荡回路及第二振荡回路以确定噪声窗口。
在一些实施例中，穿过所述第一延迟电路的所述第一振荡回路由所述第一延迟电路及多个第一延迟元件形成，且穿过所述第一延迟电路的所述第二振荡回路由所述第一延迟电路及多个第二延迟元件形成，且其中穿过所述第二延迟电路的所述第一振荡回路由所述第二延迟电路及所述多个第二延迟元件形成，且穿过所述第二延迟电路的所述第二振荡回路由所述第二延迟电路及所述多个第一延迟元件形成。在一些实施例中，监测抖动的方法还包括：使用参考频率确定穿过所述第一延迟电路的所述第一振荡回路及所述第二振荡回路的循环次数；以及使用所述参考频率确定穿过所述第二延迟电路的所述第一振荡回路及所述第二振荡回路的循环次数。在一些实施例中，监测抖动的方法还包括：基于所述参考频率及穿过所述第一延迟电路的所述第一振荡回路及所述第二振荡回路的所述循环次数与穿过所述第二延迟电路的所述第一振荡回路及所述第二振荡回路的所述循环次数之间的差确定所述噪声窗口。
前文概述若干实施例的特征使得所属领域的技术人员可以更好地理解本公开的各方面。所属领域的技术人员应了解，其可以易于使用本公开作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或获得相同优势的其它工艺和结构的基础。所属领域的技术人员还应认识到，这类等效构造并不脱离本公开的精神及范围，且其可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代及更改。
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