控制方法、逻辑装置及电子设备与流程

本发明涉及电子技术领域，具体而言，涉及一种控制方法、逻辑装置及电子设备。

背景技术：

电子设备的状态一般由电子设备上的提示装置进行提示，提示装置例如可以是指示灯，在电子设备出现故障时，可通过控制指示灯进行闪烁提示。通常是处理器输出访问控制信号来控制闪灯，但是由于处理器的接口访问速度有快有慢，当单次访问时间很短的时候，指示灯基本上无法看出有闪烁的状态，如果访问很频繁，需要处理器输出的访问控制信号频率较高，但是这种情况使得指示灯闪烁的频率过高，人眼无法分辨闪烁状态，造成指示灯为常亮的假象，此时无法判断电子设备的状态。

所以，为了使得人眼可以辨识指示灯的闪烁状态，则处理器需要延长访问指示灯的时间，也就是处理器需要输出频率较低的访问控制信号，但是这种方式会占用较多的处理器资源，从而使得处理器处理其他事件的资源变少，进而使得处理器的资源利用率不高。

技术实现要素：

有鉴于此，本发明实施例的目的在于提供一种控制方法、逻辑装置及电子设备。

第一方面，本发明实施例提供了一种控制方法，应用于电子设备中的逻辑装置，所述方法包括：接收处理器发送的第一访问控制信号，其中，所述第一访问控制信号用于指示提示装置的可访问状态；当第二访问控制信号处于第一电平且检测到所述第一访问控制信号指示所述提示装置的访问状态变为可访问状态时，获得第二电平的第二访问控制信号，其中，所述第二访问控制信号用于定义所述提示装置的可访问时间为所述第二访问控制信号处于所述第二电平的时间段，所述第二访问控制信号处于所述第二电平的时长大于所述第一访问控制信号指示所述提示装置处于可访问状态的时长；在所述第二访问控制信号处于所述第二电平的时间段内，根据脉冲信号控制所述提示装置进行提示。

可选地，获得第二电平的第二访问控制信号，包括：启动计数器开始计数，获得在计数时间段内为第二电平的第二访问控制信号；在所述计数器到达预设计数值时，将第二访问控制信号置为第一电平。

可选地，所述方法还包括：接收外部时钟信号；根据所述外部时钟信号确定至少两个所述脉冲信号的频率；接收所述处理器发送的频率选择信号，根据所选择的频率生成所述脉冲信号。

可选地，所述第一访问控制信号包括使能信号，所述接收处理器发送的第一访问控制信号，包括：通过与所述处理器连接的可编程逻辑访问总线接收所述处理器发送的使能信号。

可选地，所述第一访问控制信号包括片选信号，所述接收处理器发送的第一访问控制信号，包括：通过与所述处理器连接的片选信号线接收所述处理器发送的片选信号。

第二方面，本发明实施例提供了一种逻辑装置，所述逻辑装置包括：信号接收模块，用于接收处理器发送的第一访问控制信号，其中，所述第一访问控制信号用于指示提示装置的可访问状态；访问控制信号生成模块，用于当第二访问控制信号处于第一电平且检测到所述第一访问控制信号指示所述提示装置的访问状态变为可访问状态时，获得第二电平的第二访问控制信号，其中，所述第二访问控制信号用于定义所述提示装置的可访问时间为所述第二访问控制信号处于所述第二电平的时间段，所述第二访问控制信号处于所述第二电平的时长大于所述第一访问控制信号指示所述提示装置处于可访问状态的时长；控制模块，用于在所述第二访问控制信号处于所述第二电平的时间段内，根据脉冲信号控制所述提示装置进行提示。

可选地，所述访问控制信号生成模块，具体用于启动计数器开始计数，获得在计数时间段内为第二电平的第二访问控制信号；在所述计数器到达预设计数值时，将第二访问控制信号置为第一电平。

可选地，所述逻辑装置还包括：时钟信号接收模块，用于接收外部时钟信号；频率确定模块，用于根据所述外部时钟信号确定至少两个所述脉冲信号的频率；脉冲信号生成模块，用于接收所述处理器发送的频率选择信号，根据所选择的频率生成所述脉冲信号。

可选地，所述第一访问控制信号包括使能信号，所述信号接收模块，具体用于通过与所述处理器连接的可编程逻辑访问总线接收所述处理器发送的使能信号。

可选地，所述第一访问控制信号包括片选信号，所述信号接收模块，具体用于通过与所述处理器连接的片选信号线接收所述处理器发送的片选信号。

第三方面，本发明实施例提供一种电子设备，所述电子设备包括处理器、提示装置以及上述的逻辑装置，所述处理器与所述逻辑装置连接，所述逻辑装置与所述提示装置连接；所述处理器，用于输出用于指示所述提示装置的可访问状态的第一访问控制信号至所述逻辑装置；所述逻辑装置，用于接收所述第一访问控制信号；所述逻辑装置，还用于当第二访问控制信号处于第一电平且检测到所述第一访问控制信号指示所述提示装置的访问状态变为可访问状态时，获得第二电平的第二访问控制信号，其中，所述第二访问控制信号用于定义所述提示装置的可访问时间为所述第二访问控制信号处于所述第二电平的时间段，所述第二访问控制信号处于所述第二电平的时长大于所述第一访问控制信号指示所述提示装置处于可访问状态的时长；所述逻辑装置，还用于在所述第二访问控制信号处于所述第二电平的时间段内，根据脉冲信号控制所述提示装置进行提示。

第四方面，本发明实施例提供一种逻辑装置，包括处理器以及存储器，所述存储器存储有计算机可读取指令，当所述计算机可读取指令由所述处理器执行时，运行如第一方面提供所述方法中的步骤。

本发明实施例提供一种控制方法、逻辑装置及电子设备，该方法通过逻辑装置接收处理器发送的第一访问控制信号，该第一访问控制信号用于指示提示装置的可访问状态，当第二访问控制信号处于第一电平且检测到所述第一访问控制信号指示提示装置的访问状态变为可访问状态时，获得第二电平的第二访问控制信号，该第二访问控制信号用于定义提示装置的可访问时间为第二访问控制信号处于第二电平的时间段，第二访问控制信号处于第二电平的时长大于第一访问控制信号指示提示装置处于可访问状态的时长，然后在第二访问控制信号处于第二电平的时间段内，根据脉冲信号控制提示装置进行提示，由此，本方案中不需要电子设备中的处理器去延长访问提示装置的访问时间，而是由逻辑装置来延长访问提示装置的访问时间，以此减少了处理器的资源占用，使得处理器可以有更多的资源去处理其他事件，提高了处理器的资源利用率。

本发明的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明实施例了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例提供的一种控制方法的流程图；

图2为本发明实施例提供的一种第一访问控制信号的逻辑时序示意图；

图3为本发明实施例提供的一种第二访问控制信号的逻辑时序示意图；

图4为本发明实施例提供的一种控制提示装置闪烁的三种信号的逻辑时序示意图；

图5为本发明实施例提供的一种逻辑装置的结构框图；

图6为本发明实施例提供的一种电子设备的结构框图；

图7为本发明实施例提供的另一种逻辑装置的结构示意图。

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

现有技术中，为了使人眼可以辨识提示装置如指示灯的闪烁状态，从而可辨别电子设备的状态，则处理器需要延长访问指示灯的时间，也就是说处理器需要输出频率较低的访问控制信号，而处理器一般是通过软件来延长指示灯的访问时间，但是这种方式会影响处理器的运行效率，使得处理器处于访问指示灯的时间较长，需要占据处理器较多的资源。

所以，这种闪灯控制方式全部由处理器来完成，处理器通过对指示灯的访问时间进行延长，即加宽访问控制信号的脉冲宽度来控制闪灯，这种方式需要处理器需要开启定时器来完成时间的延长，即定时器的运行会占用处理器的一部分资源，使得处理器处理其他事件的资源较少，进而使得处理器的资源利用率不高。

为了改善上述问题，本发明实施例提供了一种控制方法、逻辑装置及电子设备。

请参照图1，图1为本发明实施例提供的一种控制方法的流程图，该方法应用于逻辑装置，所述方法包括如下步骤：

步骤s110：接收处理器发送的第一访问控制信号。

本实施例中，该方法应用于电子设备中的逻辑装置，逻辑装置在本实施例中指可编程逻辑控制器，电子设备还可包括处理器以及提示装置，处理器可与逻辑装置连接，逻辑装置可与提示装置连接。

其中，逻辑装置是采用一类可编程的存储器，用于其内部存储程序，执行逻辑运算、顺序控制、定时、计数与算术操作等面向用户的指令，并通过数字或模拟式输入/输出控制各种类型的机械或生产过程。

可选地，本发明实施例中的逻辑装置可以为复杂可编程逻辑器件(complexprogrammablelogicdevice，简称cpld)或者现场可编程门阵列(field-programmablegatearray，简称fpga)。

其中，cpld主要是由可编程逻辑宏单元(mc，macrocell)围绕中心的可编程互连矩阵单元组成。其中mc结构较复杂，并具有复杂的i/o单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于cpld内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。

fpga是在cpld可编程器件的基础上进一步发展的产物，它是作为专用集成电路(asic)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

可选地，在本实施例中，为了数据的处理效率，逻辑装置可采用fpga。

另外，提示装置可指电子设备中的指示灯，用于提示电子设备的状态，例如，在电子设备处于故障时，可通过提示装置进行提示，如可控制指示灯进行闪烁，在指示灯闪烁时，表明电子设备处于故障状态。

在控制提示装置进行提示时，处理器可以先生成一个用于指示提示装置的可访问状态的第一访问控制信号，该第一访问控制信号可以如图2所示，其是由高低电平组成的脉冲信号，在实际应用中，所述第一访问控制信号处于预设电平的时间段表示提示装置的可访问时间，即第一访问控制信号处于预设电平的时间段表示提示装置处于可访问状态的时长。该预设电平可以为高电平或低电平。可以理解地，如第一访问控制信号处于高电平的时间段时，执行访问提示装置的操作，则第一访问控制信号处于低电平的时间段时，不执行访问提示装置的操作；或者第一访问控制信号处于低电平的时间段时，执行访问提示装置的操作，则第一访问控制信号处于高电平的时间段时，不执行访问提示装置的操作。

处理器将生成的第一访问控制信号发送至逻辑装置，由此逻辑装置可接收处理器发送的第一访问控制信号。

由于不同型号的处理器，其输出的第一访问控制信号的方式不同，当第一访问控制信号通过片选信号输出时，第一访问控制信号包括片选信号，此时处理器与逻辑装置通过片选信号线连接，处理器在生成第一访问控制信号后，可通过片选信号线输出至逻辑装置，从而逻辑装置通过片选信号线接收处理器发送的片选信号。

或者，当第一访问控制信号通过使能信号输出时，第一访问控制信号包括使能信号，此时处理器与逻辑装置通过可编程逻辑访问总线连接，处理器在生成第一访问控制信号后，可通过可编程逻辑访问总线输出至逻辑装置，从而逻辑装置通过可编程逻辑访问总线接收处理器发送的使能信号。

步骤s120：当第二访问控制信号处于第一电平且检测到所述第一访问控制信号指示所述提示装置的访问状态变为可访问状态时，获得第二电平的第二访问控制信号。

为了减少处理器的资源占用，使得处理器可以不用挪用处理其他事件的资源去处理延长访问提示装置的访问时间的事件，即处理器不用自身去延长第一访问控制信号处于预设电平的时间。本实施例中，可通过逻辑装置来延长访问提示装置的访问时间，具体地，逻辑装置在当第二访问控制信号处于第一电平且检测到第一访问控制信号指示提示装置的访问状态变为可访问状态时，获得第二电平的第二访问控制信号。

应理解地，该第二访问控制信号用于定义提示装置的可访问时间为第二访问控制信号处于第二电平的时间段，第二访问控制信号处于第二电平的时长大于第一访问控制信号指示提示装置处于可访问状态的时长(即第二访问控制信号处于第二电平的时长大于上述第一访问控制信号处于预设电平的时长)。

也就是说，通过逻辑装置来间接延长了第一访问控制信号处于预设电平的时长，使得处理器无需自身去延长第一访问控制信号处于预设电平的时长，即处理器不需要一直处于访问提示装置的状态中，进而减少了处理器的资源占用。

步骤s130：在所述第二访问控制信号处于所述第二电平的时间段内，根据脉冲信号控制所述提示装置进行提示。

脉冲信号用于控制提示装置在第二访问控制信号处于第二电平的时间段内的提示频率，脉冲信号由逻辑装置生成。例如，第二电平为高电平时，若高电平的持续时间为1s，则在这1s内脉冲信号的脉冲个数为5个，则控制提示装置的提示频率为1s内提示5次，如指示灯1s内闪烁5次。

所以，本发明实施例中，由逻辑装置来延长访问提示装置的访问时间，从而使得处理器可以输出较高频率的第一访问控制信号，以此减少了处理器的资源占用。

在上述实施例中，如图3所示，若预先定义在高电平的时间段内表示提示装置的访问时间，则第一访问控制信号的预设电平可以为高电平，也就是说，在第一访问控制信号处于高电平的时间段内，提示装置处于可访问状态。当检测到第一访问控制信号由低电平变为高电平时(即第一访问控制信号指示提示装置的访问状态变为可访问状态时)，表示执行访问提示装置的操作，那么第二访问控制信号的第一电平则为低电平，第二电平则为高电平，在第二访问控制信号处于高电平的时间段表示提示装置的可访问时间，则第二访问控制信号的高电平的持续时间大于第一访问控制信号的高电平的持续时间。

同理，若预先定义在低电平的时间段内表示提示装置的访问时间，则第一访问控制信号的预设电平还可以为低电平，也就是说，在第一访问控制信号处于低电平的时间段内，提示装置处于可访问状态。当检测到第一访问控制信号由高电平变为低电平时，将第二访问控制信号由第一电平变为第二电平，这种情况下，第二访问控制信号的第一电平为高电平，第二电平为低电平，在第二访问控制信号处于低电平的时间段表示提示装置的可访问时间，则第二访问控制信号的低电平的持续时间大于第一访问控制信号的低电平的持续时间。

因此，通过该方式获得的第二访问控制信号处于第二电平的时长大于第一访问控制信号指示提示装置处于可访问状态的时长，也就是说，当处理器输出的第一访问控制信号的频率较高，使得访问提示装置的访问时间较短时，而由逻辑装置来延长访问提示装置的访问时间，进而使得处理器不用一直处于访问提示装置的过程中，减少了处理器的资源占用。

也就是说，处理器只需生成一个高频率的第一访问控制信号即可，若定义在高电平时执行提示装置的访问操作，则逻辑装置在检测到第一访问控制信号由低电平跳变到高电平时，将预先生成的第一电平的第二访问控制信号置为第二电平，且第一电平为低电平，第二电平为高电平，此时，可以将第二访问控制信号处于第二电平的时间段进行延长，由此来延长访问提示装置的访问时间，进而无需处理器去延长访问时间，减少了处理器的资源占用。

在上述实施例的基础上，获得第二电平的第二访问控制信号的方式可以为：启动计数器开始计数，获得在计数时间段内为第二电平的第二访问控制信号；在所述计数器到达预设计数值时，将第二访问控制信号置为第一电平。

可以理解的，若在高电平时表示提示装置处于可访问状态，如图4所示，如在检测到第一访问控制信号从低电平变为高电平时，启动计数器从1开始计数，且持续计数值预设计数值，例如，预设计数值可设置为1000，则计数到1000时，停止计数，然后生成在计数时间段内为第二电平(如高电平)的所述第二访问控制信号，也就是相当于将第一访问控制信号的高电平的时间延长了，由此可获得高电平的时间段较长的第二访问控制信号，且在计数器到达预设计数值时，将第二访问控制信号重新置为第一电平。

另外，若在低电平时表示提示装置处于可访问状态，逻辑装置还可以当检测到所述第一访问控制信号从高电平变为低电平时，启动计数器开始计数并持续计数至预设计数值，生成在计数时间段内为第二电平(如低电平)的所述第二访问控制信号。

本实施例中，逻辑装置可以识别第一访问控制信号的起始位置，使用逻辑计数方式，获得第二电平的第二访问控制信号。其中，第二访问控制信号的第二电平的持续时间可以为至少1s以上，具体的时间可以根据实际需求进行调整，后面以1s为例，对提示装置单次访问至少闪灯1s，1s内多次访问默认是一次闪灯周期，计数器终止计数后，检测第一访问控制信号最近的下次电平变化，又从下次访问开始重新计数。

结合图4，若第一访问控制信号的预设电平为高电平，第二访问控制信号的第一电平为低电平，第二电平为高电平。初始状态时，计数器初始值为“0”，逻辑装置检测第一访问控制信号是否是高电平有效(即是否高电平用于指示提示装置的可访问状态)，如是高电平有效，则将第二访问控制信号置1(即置为高电平)，然后启动计数器开始计数，计数器每毫秒自动加1，控制计数器计算到1000后第二访问控制信号置0(即置为低电平)，计数器计数不到1000，第二访问控制信号保持置1的状态，即保持高电平状态。所以，通过此方式，可基于第一访问控制信号生成至少持续1s高电平的第二访问控制信号，如果第二访问控制信号的高电平持续时间超过1s(即提示装置的连续访问时间超过1s)后，如果第一访问控制信号还在执行访问操作，即再次检测到第一访问控制信号处于高电平时，则继续启动计数器开始第二次计数，直至检测到第一访问控制信号的最后一次访问结束，即直至在检测不到第一访问控制信号处于高电平。

需要说明的是，上述第二访问控制信号的第二电平的持续时间可以根据实际需求进行灵活设置，从而计数器计数的预设计数值也可根据实际需要灵活设置。

在图4中，若定义脉冲信号为高电平时指示提示装置进行提示，在第二访问控制信号处于第二电平的时间段内，脉冲信号处于高电平的脉冲个数为3个，则在第二访问控制信号处于第二电平的时间段内可控制提示装置进行3次提示，如控制指示灯闪烁3次。若脉冲信号为低电平时指示提示装置进行提示，在第二访问控制信号处于第二电平的时间段内，脉冲信号处于低电平的脉冲个数为4个，则在第二访问控制信号处于第二电平的时间段内可控制提示装置进行4次提示，如控制指示灯闪烁4次。

所以，本发明实施例中，处理器只需要输出高频率的第一访问控制信号，即处理器只需要告知逻辑装置有访问提示装置的操作即可，逻辑装置只需要在第一访问控制信号有指示访问提示装置时，生成第二电平的第二访问控制信号，然后自行完成提示装置的提示控制，这样既可以减少处理器的资源占用，又可以提高处理器的运行效率。

另外，逻辑装置在通过脉冲信号控制提示装置进行提示时，其生成脉冲信号的方式可以为：接收外部时钟信号，根据外部时钟信号确定至少两个脉冲信号的频率，接收处理器发送的频率选择信号，根据所选择的频率生成脉冲信号。

具体地，根据外部时钟信号可以生成脉冲信号的多个频率，如频率为8hz和1hz，在实际应用中，可以根据需求选择对应的频率生成脉冲信号，即处理器可向逻辑装置发送相应的频率选择信号，该频率选择信号中携带有所选择的频率，则逻辑装置可根据所选择的频率生成脉冲信号，如所选择的频率为8hz，则逻辑装置控制提示装置在第二访问控制信号处于第二电平的时间段内的提示频率为8hz，如所选择的频率为1hz，则逻辑装置控制提示装置在第二访问控制信号处于第二电平的时间段内的提示频率为1hz。

需要说明的是，脉冲信号的频率可以根据实际需要进行灵活设置。

请参照图5，图5为本发明实施例提供的一种逻辑装置200的结构框图，该逻辑装置包括：

信号接收模块210，用于接收处理器发送的第一访问控制信号，其中，所述第一访问控制信号用于指示提示装置的可访问状态；

访问控制信号生成模块220，用于当第二访问控制信号处于第一电平且检测到所述第一访问控制信号指示所述提示装置的访问状态变为可访问状态时，获得第二电平的第二访问控制信号，其中，所述第二访问控制信号用于定义所述提示装置的可访问时间为所述第二访问控制信号处于所述第二电平的时间段，所述第二访问控制信号处于所述第二电平的时长大于所述第一访问控制信号指示所述提示装置处于可访问状态的时长；

控制模块230，用于用于在所述第二访问控制信号处于所述第二电平的时间段内，根据脉冲信号控制所述提示装置进行提示。

可选地，所述访问控制信号生成模块220，具体用于启动计数器开始计数，获得在计数时间段内为第二电平的第二访问控制信号；在所述计数器到达预设计数值时，将第二访问控制信号置为第一电平。

可选地，所述逻辑装置200还包括：

时钟信号接收模块，用于接收外部时钟信号；

频率确定模块，用于根据所述外部时钟信号确定至少两个所述脉冲信号的频率；

脉冲信号生成模块，用于接收所述处理器发送的频率选择信号，根据所选择的频率生成所述脉冲信号。

可选地，所述第一访问控制信号包括使能信号，所述信号接收模块210，具体用于通过与所述处理器连接的可编程逻辑访问总线接收所述处理器发送的使能信号。

可选地，所述第一访问控制信号包括片选信号，所述信号接收模块210，具体用于通过与所述处理器连接的片选信号线接收所述处理器发送的片选信号。

请参照图6，图6为本发明实施例提供的一种电子设备300的结构框图，所述电子设备包括处理器310、逻辑装置320以及提示装置330，所述处理器310与所述逻辑装置320连接，所述逻辑装置320与所述提示装置330连接。

所述处理器310，用于输出用于指示所述提示装置330的可访问状态的第一访问控制信号至所述逻辑装置320；

所述逻辑装置320，用于接收所述第一访问控制信号；

所述逻辑装置320，还用于当第二访问控制信号处于第一电平且检测到所述第一访问控制信号指示所述提示装置330的访问状态变为可访问状态时，获得第二电平的第二访问控制信号，其中，所述第二访问控制信号用于定义所述提示装置330的可访问时间为所述第二访问控制信号处于所述第二电平的时间段，所述第二访问控制信号处于所述第二电平的时长大于所述第一访问控制信号指示所述提示装置330处于可访问状态的时长；

所述逻辑装置320，还用于在所述第二访问控制信号处于所述第二电平的时间段内，根据脉冲信号控制所述提示装置330进行提示。

请参照图7，图7为本发明实施例提供的一种逻辑装置的结构示意图，所述逻辑装置包括可以包括：至少一个处理器410，例如cpu，至少一个通信接口420，至少一个存储器430和至少一个通信总线440。其中，通信总线440用于实现这些组件直接的连接通信。其中，本申请实施例中设备的通信接口420用于与其他节点设备进行信令或数据的通信。存储器430可以是高速ram存储器，也可以是非不稳定的存储器(non-volatilememory)，例如至少一个磁盘存储器。存储器430可选的还可以是至少一个位于远离前述处理器的存储装置。存储器430中存储有计算机可读取指令，当所述计算机可读取指令由所述处理器410执行时，逻辑装置执行上述图1所示方法过程。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置的具体工作过程，可以参考前述方法中的对应过程，在此不再过多赘述。

综上所述，本发明实施例提供一种控制方法、逻辑装置及电子设备，该方法通过逻辑装置接收处理器发送的第一访问控制信号，该第一访问控制信号用于指示提示装置的可访问状态，当第二访问控制信号处于第一电平且检测到所述第一访问控制信号指示提示装置的访问状态变为可访问状态时，获得第二电平的第二访问控制信号，该第二访问控制信号用于定义提示装置的可访问时间为第二访问控制信号处于第二电平的时间段，第二访问控制信号处于第二电平的时长大于第一访问控制信号指示提示装置处于可访问状态的时长，然后在第二访问控制信号处于第二电平的时间段内，根据脉冲信号控制提示装置进行提示，由此，本方案中不需要电子设备中的处理器去延长访问提示装置的访问时间，而是由逻辑装置来延长访问提示装置的访问时间，以此减少了处理器的资源占用，使得处理器可以有更多的资源去处理其他事件，提高了处理器的资源利用率。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本发明的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

另外，在本发明各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(rom，read-onlymemory)、随机存取存储器(ram，randomaccessmemory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。