半导体存储器装置和包括半导体存储器装置的存储器系统的制作方法

本发明构思涉及存储器，更具体地说，涉及半导体存储器装置和包括半导体存储器装置的存储器系统。

背景技术：

半导体存储器装置可被分类为非易失性存储器装置和易失性存储器装置。非易失性存储器装置即使在电力重启(powercycled)后，也可恢复存储的信息。相反，易失性存储器装置需要恒定电力以保持数据。非易失性存储器装置的示例包括闪存装置。易失性存储器装置的示例包括动态随机存取存储器(dram)。由于dram的高速操作和低成本，dram越来越多地用于系统存储器。然而，由于dram的尺寸减小，dram中的存储器单元的位错误可能迅速增加，dram的良率(yield)可能下降。

技术实现要素：

根据本发明构思的示例性实施例，一种半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；纠错码(ecc)引擎，被配置为：检测和/或校正读取数据中的至少一个错误位，并被配置为：生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志，其中，读取数据从存储器单元阵列读取；通道接口电路，被配置为：从ecc引擎接收读取数据和解码状态标志，并被配置为：将读取数据和解码状态标志发送至存储器控制器，其中，通道接口电路被配置为：通过第一引脚将解码状态标志发送至存储器控制器；控制逻辑电路，被配置为：响应于从存储器控制器提供的地址和命令，控制ecc引擎和通道接口电路。

根据本发明构思的示例性实施例，一种半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；ecc引擎，被配置为：检测和/或校正读取数据中的至少一个错误位，并被配置为：生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志，其中，读取数据从存储器单元阵列读取；通道接口电路，被配置为：从ecc引擎接收读取数据和解码状态标志，被配置为：将解码状态标志存储在其寄存器中，并被配置为：将读取数据发送至存储器控制器；控制逻辑电路，被配置为：响应于从存储器控制器提供的地址和命令，控制ecc引擎和通道接口电路，其中，控制逻辑电路被配置为：控制通道接口电路将解码状态标志发送至存储器控制器。

根据本发明构思的示例性实施例，一种存储器系统包括：半导体存储器装置；存储器控制器，被配置为：控制半导体存储器装置，其中，半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；ecc引擎，被配置为：检测和/或校正读取数据中的至少一个错误位，并被配置为：生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志，其中，读取数据从存储器单元阵列读取；通道接口电路，被配置为：从ecc引擎接收读取数据和解码状态标志，并被配置为：将读取数据和解码状态标志发送至存储器控制器，其中，通道接口电路被配置为：通过第一引脚将解码状态标志发送至存储器控制器；控制逻辑电路，被配置为：响应于从存储器控制器提供的地址和命令，控制ecc引擎和通道接口电路，其中，存储器控制器被配置为：基于解码状态标志确定半导体存储器装置的错误管理策略。

根据本发明构思的示例性实施例，一种半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；ecc引擎，被配置为：检测和/或校正从存储器单元阵列读取的数据中的至少一个错误位，并被配置为：生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志；通道接口电路，被配置为：从ecc引擎接收校正的读取数据和解码状态标志，并被配置为：将校正的读取数据和解码状态标志发送至存储器控制器。

附图说明

以下将参照附图更详细地描述本发明构思的示例性实施例。

图1是示出根据本发明构思的示例性实施例的存储器系统的框图。

图2是示出根据本发明构思的示例性实施例的图1中的存储器控制器的框图。

图3是示出根据本发明构思的示例性实施例的图1中的半导体存储器装置的框图。

图4示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的第一存储体(bank)阵列。

图5示出根据本发明构思的另一示例性实施例的图3的半导体存储器装置中的第一存储体阵列。

图6是示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的纠错码(ecc)引擎的框图。

图7示出根据本发明构思的示例性实施例的图6的ecc引擎中的ecc编码器。

图8示出根据本发明构思的另一示例性实施例的图6的ecc引擎中的ecc解码器。

图9示出根据本发明构思的示例性实施例的图8中的解码状态标志生成器。

图10示出根据本发明构思的另一示例性实施例的图8中的解码状态标志生成器。

图11示出根据本发明构思的另一示例性实施例的图8中的解码状态标志生成器。

图12示出根据本发明构思的另一示例性实施例的图8中的解码状态标志生成器。

图13是示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的通道接口电路的框图。

图14是示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的通道接口电路的另一示例的框图。

图15、图16、图17、图18和图19分别示出根据本发明构思的示例性实施例的通道接口电路将解码状态标志发送至存储器控制器。

图20、图21和图22分别示出根据本发明构思的示例性实施例的图3的将解码状态标志发送至存储器控制器的半导体存储器装置。

图23是示出根据本发明构思的示例性实施例的半导体存储器装置的框图。

图24是示出根据本发明构思的示例性实施例的操作半导体存储器装置的方法的流程图。

图25是根据本发明构思的示例性实施例的采用图23的半导体存储器装置的三维(3d)芯片结构的截面图。

图26是示出根据本发明构思的示例性实施例的包括半导体存储器装置的移动系统的框图。

具体实施方式

在下文中将参照附图更全面地描述本发明构思的示例性实施例。

图1是示出根据本发明构思的示例性实施例的存储器系统的框图。

参照图1，存储器系统20可包括存储器控制器100和至少一个半导体存储器装置200。

存储器控制器100可控制存储器系统20的整体操作。存储器控制器100可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可响应于来自主机的请求，将数据写入到半导体存储器装置200或从半导体存储器装置200读取数据。此外，存储器控制器100可向半导体存储器装置200发出操作命令以用于控制半导体存储器装置200。

在本发明构思的示例性实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置(诸如，动态随机存取存储器(dram)、双倍数据速率4(ddr4)同步dram(sdram)、低功耗ddr4(lpddr4)sdram、lpddr5sdram或图形ddr(gddr)存储器装置)。在本发明构思的示例性实施例中，半导体存储器装置200可以是包括静态存储器单元(或位单元)的静态随机存取存储器(sram)。

存储器控制器100将时钟信号ck、命令cmd以及地址信号addr发送至半导体存储器装置200，并与半导体存储器装置200交换数据dq。半导体存储器装置200可将解码状态标志dsf发送至存储器控制器100。解码状态标志dsf可包括与在半导体存储器装置200中是否检测到/或校正了至少一个错误位有关的信息。

解码状态标志dsf可包括一位或者两位或更多位。当解码状态标志dsf包括一位时，解码状态标志dsf在错误位没有被检测到时具有低电平，并在一个或多个错误位被检测到时具有高电平。可选地，解码状态标志dsf在错误位没有被检测到或一个错误位被检测到时具有低电平，解码状态标志dsf在两个或更多个错误位被检测到时具有高电平。

当解码状态标志dsf包括两位时，解码状态标志dsf在错误位没有被检测到时具有“00”，解码状态标志dsf在一个错误位被检测到时具有“01”，解码状态标志dsf在两个或更多个错误位被检测到时具有“10”。解码状态标志dsf具有固定值，并且存储器控制器100设置在半导体存储器装置200中设置的模式寄存器，以改变由解码状态标志dsf表示的错误位的状态。

半导体存储器装置200包括：存储数据dq的存储器单元阵列(mca)300、纠错码(ecc)引擎400、控制逻辑电路210以及通道接口电路(cic)500。

ecc引擎400可以以码字为单位从存储器单元阵列300的目标页读取数据，并对数据执行ecc解码。然后，ecc引擎400可在数据包括至少一个错误位时将与处理至少一个错误位相关联的解码状态标志dsf提供给通道接口电路500。由ecc引擎400执行的这些功能在控制逻辑电路210的控制下完成。

通道接口电路500接收校正的数据(或数据dq)和解码状态标志dsf，并将数据dq和解码状态标志dsf发送至存储器控制器100。通道接口电路500可通过半导体存储器装置200的第一引脚将解码状态标志dsf实时发送至存储器控制器100。第一引脚可以是半导体存储器装置200通过其从存储器控制器100接收与数据dq相关联的数据反转位的引脚。第一引脚还可以是半导体存储器装置200通过其从存储器控制器100接收数据dq的引脚。例如，第一引脚可以是半导体存储器装置200通过其接收用于确定是否写入预定的数据位的数据掩码信号的引脚。

通道接口电路500可将解码状态标志dsf与数据dq并行地发送至存储器控制器100，并且存储器控制器100可基于解码状态标志dsf来校正数据dq中的错误位，或可基于解码状态标志dsf来确定半导体存储器装置200的错误管理策略。

图2是示出根据本发明构思的示例性实施例的图1中的存储器控制器的框图。

参照图2，存储器控制器100包括：中央处理器(cpu)110、主机接口120、数据寄存器125、数据反转确定电路(datainversiondecisioncircuit)130、数据反转电路135、数据输入缓冲器140、解码状态标志解码器170、ecc引擎180、命令缓冲器190以及地址缓冲器195。

主机接口120接收请求req和主机数据hdq，并将主机数据hdq提供给数据寄存器125。

数据寄存器125连续(或顺序地)将主机数据hdq输出至数据反转确定电路130和数据反转电路135。主机数据hdq可包括多个单元数据。

数据反转确定电路130对主机数据hdq的每个单元数据中的具有第一逻辑电平的第一数据位的数量进行计数，并基于该计数来提供指示是否对每个单元数据进行反转的确定信号det1。数据反转电路135响应于确定信号det1选择性地对单元数据进行反转以输出数据dq。

例如，当第一逻辑电平是逻辑低电平(“0”)时，数据反转确定电路130在每个单元数据中的第一数据位的数量大于具有第二逻辑电平的第二数据位的数量时，将具有第一逻辑电平的确定信号det1输出至数据反转电路135。当数据反转电路135接收到具有第一逻辑电平的确定信号det1时，数据反转电路135对相应的单元数据的数据位进行反转。数据反转确定电路130输出针对每个单元数据的确定信号det1以及数据反转位dbi。

数据位反转是用于电流减少的技术。这里，例如，与高电平信号相比，为了在传输低电平信号的同时减少在以电源电压终止的传输线中的大量的电流的消耗，如果数据包括比高电平位的数量多的数量的低电平位，则数据被反转以包括总位数的一半或更少的低电平位。因此，指示数据反转的附加信号被传输，从而减少电流消耗。

数据输入缓冲器140从半导体存储器装置200接收数据dq，并将数据dq提供给ecc引擎180。

解码状态标志解码器170接收解码状态标志dsf，对解码状态标志dsf进行解码，并将指示解码状态标志dsf的信息的解码信号ds提供给cpu110和ecc引擎180。当ecc引擎180具有单个位错误检测单个位错误校正(sedsec)能力时，解码状态标志dsf和解码信号ds可与包括以下情况中的一个情况的信息相关联：没有错误被检测到的情况“ne”、一个错误位被检测到并被校正的情况“ce”以及两个或更多个错误位被检测到但未被校正的情况“ue”。

命令缓冲器190存储对应于请求req的命令cmd，并可在cpu110的控制下将命令cmd发送至半导体存储器装置200。地址缓冲器195存储地址addr，并在cpu110的控制下将地址addr发送至半导体存储器装置200。

cpu110基于请求req控制数据寄存器125和ecc引擎180，并可通过将使能信号en1提供给数据反转确定电路130选择性地启用数据反转确定电路130。此外，cpu110控制ecc引擎180选择性地校正数据dq中的错误位并将校正的数据c_dq提供给主机接口120。

此外，cpu110可基于解码信号ds确定半导体存储器装置200的错误管理策略。例如，当解码信号ds指示数据dq包括超出ecc引擎400的错误校正能力的错误位时，cpu110控制半导体存储器装置200通过使用半导体存储器装置200的冗余资源来修复错误位。

当在诸如要求高安全性和可信性的自主驾驶车辆的系统和包括三模冗余(triplemodularredundancy)(trm)存储器的系统中采用多个半导体存储器装置(诸如，半导体存储器装置200)时，存储器控制器100可确定不使用(多个半导体存储器装置的)包括超出其ecc引擎180的错误校正能力的错误位的数量的半导体存储器装置，以确保安全。

图3是示出根据本发明构思的示例性实施例的图1中的半导体存储器装置的框图。

参照图3，半导体存储器装置200包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址(ra)复用器240、列地址(ca)锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(i/o)门控(input/outputgatingcircuit)电路290、ecc引擎400、通道接口电路500以及数据输入缓冲器295。

存储器单元阵列300包括第一存储体阵列310至第八存储体阵列380。行解码器260包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h，列解码器270包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，感测放大器单元285包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。

第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h和第一存储体感测放大器285a至第八存储体感测放大器285h可形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个包括：在多条字线wl与多条位线btl的交叉点处形成的多个存储器单元mc。

地址寄存器220从存储器控制器100接收包括存储体地址bank_addr、行地址row_addr以及列地址col_addr的地址addr。地址寄存器220将接收到的存储体地址bank_addr提供给存储体控制逻辑230，将接收到的行地址row_addr提供给行地址复用器240、将接收到的列地址col_addr提供给列地址锁存器250。

存储体控制逻辑230响应于存储体地址bank_addr生成存储体控制信号。第一存储体行解码器260a至第八存储体行解码器260h中的与存储体地址bank_addr对应的一个存储体行解码器响应于存储体控制信号而被激活，第一存储体列解码器270a至第八存储体列解码器270h中的与存储体地址bank_addr对应的一个存储体列解码器响应于存储体控制信号而被激活。

行地址复用器240从地址寄存器220接收行地址row_addr，并从刷新计数器245接收刷新行地址ref_addr。行地址复用器240选择性地输出行地址row_addr或刷新行地址ref_addr作为行地址ra。从行地址复用器240输出的行地址ra被应用于第一存储体行解码器260a至第八存储体行解码器260h。

第一存储体行解码器260a至第八存储体行解码器260h中的激活的存储体行解码器通过存储体控制逻辑230，对从行地址复用器240输出的行地址ra进行解码，并激活对应于行地址ra的字线wl。例如，激活的存储体行解码器将字线驱动电压施加到对应于行地址ra的字线wl。

列地址锁存器250从地址寄存器220接收列地址col_addr，并临时存储接收到的列地址col_addr。在本发明构思的示例性实施例中，在突发模式(burstmode)下，列地址锁存器250生成从接收的列地址col_addr递增的列地址。列地址锁存器250将临时存储的列地址或生成的列地址应用于第一存储体列解码器270a至第八存储体列解码器270h。

第一存储体列解码器270a至第八存储体列解码器270h中的激活的存储体列解码器通过i/o门控电路290，激活与存储体地址bank_addr和列地址col_addr对应的感测放大器。

i/o门控电路290包括用于对输入/输出数据进行门控的电路，并且还包括输入数据掩码逻辑(inputdatamasklogic)、用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器以及用于将数据写入到第一存储体阵列310至第八存储体阵列380的写入驱动器。

从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的码字cw通过连接到将被读取数据的一个存储体阵列的感测放大器来感测，并被存储在读取数据锁存器中。在通过ecc引擎400对码字cw执行ecc解码之后，可将存储在读取数据锁存器中的码字cw提供给通道接口电路500。

将被写入在第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的数据dq可从存储器控制器100提供给数据输入缓冲器295，并可从数据输入缓冲器295提供给ecc引擎400。在这种情况下，ecc引擎400可对数据dq执行ecc编码以生成奇偶校验位，ecc引擎400可将数据dq和奇偶校验位提供给i/o门控电路290，i/o门控电路290可通过写入驱动器将数据dq和奇偶校验位写入在一个存储体阵列的子页中。

数据输入缓冲器295可基于时钟信号ck在半导体存储器装置200的写入操作中将数据dq从存储器控制器100提供给ecc引擎400。在本发明构思的示例性实施例中，数据输入缓冲器295可选择性地对数据dq进行反转，并可在半导体存储器装置200的写入操作中基于来自存储器控制器100的数据反转位dbi将反转的或未反转的数据dq提供给ecc引擎400。数据输入缓冲器295可包括图2中的数据反转确定电路130和数据反转电路135。

数据输入缓冲器295可选择性地对数据dq进行反转，并可在数据位反转模式下基于数据反转位dbi将反转的或未反转的数据dq提供给ecc引擎400。数据输入缓冲器295可在非数据位反转模式下，将数据dq提供给ecc引擎400，而不考虑数据反转位dbi。

ecc引擎400可以以码字为单位从存储器单元阵列300的目标页的一部分(例如，子页)读取数据，对数据执行ecc解码，并可在数据包括至少一个错误位时将与至少一个错误位是否被检测到和/或被校正了相关联的解码状态标志dsf提供给通道接口电路500。ecc引擎400可将校正的读取数据c_dq或读取数据dq提供给通道接口电路500。ecc引擎400校正至少一个错误位并将校正的读取数据c_dq提供给通道接口电路500。

通道接口电路500接收校正的读取数据c_dq和解码状态标志dsf，并可将读取数据dq和解码状态标志dsf与链路奇偶校验位(linkparitybit)lprt一起发送至存储器控制器100。此外，通道接口电路500可将读取数据dq和解码状态标志dsf发送至存储器控制器100。

控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可生成为了半导体存储器装置200执行写入操作或读取操作的控制信号。控制逻辑电路210包括对来自存储器控制器100的命令cmd进行解码的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器212。

例如，命令解码器211可通过对写入使能信号、行地址选通信号(rowaddressstrobesignal)、列地址选通信号(columnaddressstrobesignal)、芯片选择信号等进行解码来生成对应于命令cmd的控制信号。控制逻辑电路210可生成用于控制i/o门控电路290的第一控制信号ctl1、用于控制ecc引擎400的第二控制信号ctl2以及用于控制通道接口电路500的第三控制信号ctl3。

当半导体存储器装置200利用sram装置实现时，上述电路可包括在半导体存储器装置200中。

图4示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的第一存储体阵列。

参照图4，第一存储体阵列310a包括多条字线wl1至wlm(m是大于二的自然数)、多条位线btl1至btln(n是大于二的自然数)以及布置在字线wl1至wlm与位线btl1至btln之间的交叉点处的多个存储器单元mc。每个存储器单元mc包括连接到字线wl1至wlm中的每条字线和位线btl1至btln中的每条位线的单元晶体管以及连接到单元晶体管的单元电容器。

图5示出根据本发明构思的另一示例性实施例的图3的半导体存储器装置中的第一存储体阵列。

参照图5，第一存储体阵列310b包括多条字线wl1至wlm、多条位线btl1至btlr(r是大于二的自然数)、多条互补位线(complementarybit-line)btlb1至btlbr以及多个位单元315，其中，多个位单元315连接到字线wl1至wlm、位线btl1至btlr和互补位线btlb1至btlbr。在图5中，位单元315连接到字线wlj、位线btlk以及互补位线btlbk。

半导体存储器装置200可利用在其中包括ecc引擎的dram或sram装置来实现。

图6是示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的ecc引擎的示例的框图。

在图6中，第一存储体阵列310与ecc引擎400一起被示出。第一存储体阵列310可包括正常单元阵列nca和冗余单元阵列rca。

参照图6，ecc引擎400包括ecc编码器410和ecc解码器430。

ecc编码器410可生成与将被存储在第一存储体阵列310的正常单元阵列nca中的写入数据wdq相关联的奇偶校验位prt。奇偶校验位prt可被存储在第一存储体阵列310的冗余单元阵列rca中。

ecc解码器430可基于从第一存储体阵列310读取的读取数据rdq和奇偶校验位prt对读取数据rdq执行ecc解码。当读取数据rdq包括至少一个错误位作为ecc解码的结果时，ecc解码器430可输出与至少一个错误位是否被检测到和/或被校正了相关联的解码状态标志dsf。ecc解码器430可校正读取数据rdq中的至少一个错误位，以输出校正的数据c_dq。

在本发明构思的示例性实施例中，ecc解码器430可将与至少一个错误位是否被检测到和/或被校正了相关联的错误处理信息提供给外部解码状态标志解码器。在这种情况下，解码状态标志解码器可基于错误处理信息来生成解码状态标志dsf。

图7示出根据本发明构思的示例性实施例的图6的ecc引擎中的ecc编码器。

参照图7，ecc编码器410可包括奇偶校验生成器420。奇偶校验生成器420接收128位的写入数据wdq和8位的基位bb，并通过执行例如异或(xor)数组运算来生成8位的奇偶校验位prt。基位bb是用于针对128位的写入数据wdq生成奇偶校验位prt的位，并可包括b’0000000。基位bb可包括其他位，而不是b’0000000。

图8示出根据本发明构思的示例性实施例的图6的ecc引擎中的ecc解码器的示例。

参照图8，ecc解码器430可包括校正子(syndrome)生成电路440、错误定位器460、数据校正器470以及解码状态标志生成器480。校正子生成电路440可包括校验位生成器441和校正子生成器443。

校验位生成器441基于读取数据rdq通过执行xor数组运算来生成校验位chb，校正子生成器443通过将奇偶校验位prt和校验位chb的相应的位进行比较来生成校正子sdr。

错误定位器460在校正子sdr的所有位都不为“零”时生成指示读取数据rdq中的错误位的位置的错误位置信号eps，并将错误位置信号eps提供给数据校正器470。此外，当读取数据rdq包括至少一个错误位时，错误定位器460将错误计数信号ecn和错误标志信号efg提供给解码状态标志生成器480。错误计数信号ecn可指示至少一个错误位的数量，错误标志信号efg可指示至少一个错误位是否在ecc解码器430的错误校正能力范围内。

错误定位器460可接收地址addr，并可在校正子sdr的所有位都不为“零”时将包括至少一个错误位的码字的地址作为错误地址提供给通道接口电路500。通道接口电路500可将错误地址存储在其寄存器中，并可在控制逻辑电路210的控制下将存储在寄存器中的错误地址提供给存储器控制器100。例如，错误地址可表示图3中的eaddr。

数据校正器470接收读取数据rdq，在读取数据rdq包括错误位时基于错误位置信号eps来校正读取数据rdq中的错误位，并输出校正的数据c_dq。此外，数据校正器470可将读取数据rdq和校正的数据c_dq提供给解码状态标志生成器480。

图9示出根据本发明构思的示例性实施例的图8中的解码状态标志生成器。

参照图9，解码状态标志生成器480a可包括解码状态标志解码器481和信号生成器482。

解码状态标志解码器481接收错误计数信号ecn和错误标志信号efg，并对错误计数信号ecn和错误标志信号efg进行解码以生成解码信号ds1。信号生成器482接收解码信号ds1，并基于指示错误位的数量、错误位的类型以及错误位是否被校正的解码信号ds1来生成解码状态标志dsf1。解码信号ds1包括指示错误位的数量、错误位的类型以及错误位是否被校正的多个位。

图10示出根据本发明构思的另一示例性实施例的图8中的解码状态标志生成器。

参照图10，解码状态标志生成器480b可包括缓冲器483、比较器484以及信号生成器485。

缓冲器483存储读取数据rdq并将读取数据rdq提供给比较器484。比较器484比较读取数据rdq与校正的数据c_dq之间的相应的位，并输出指示比较的结果的比较信号cs。

信号生成器485接收比较信号cs，并基于比较信号cs中具有高电平的位的数量来生成解码状态标志dsf2。解码状态标志dsf2可表示读取数据rdq中的错误位的数量。

图11示出根据本发明构思的另一示例性实施例的图8中的解码状态标志生成器。

参照图11，解码状态标志生成器480c可包括解码状态标志解码器486、缓冲器487以及信号生成器488。

解码状态标志解码器486接收错误标志信号efg，并对指示错误位是否为可校正的错误标志信号efg进行解码以生成解码信号ds2。缓冲器487存储校正的数据c_dq以将校正的数据c_dq提供给信号生成器488。

信号生成器488接收解码信号ds2和校正的数据c_dq，以基于指示错误位是否为可校正的解码信号ds2和校正的数据c_dq来生成解码状态标志dsf3。解码状态标志dsf3包括指示校正的数据c_dq中的具有第一逻辑电平的数据位的数量或具有第二逻辑电平的数据位的数量的多个位。

图12示出根据本发明构思的另一示例性实施例的图8中的解码状态标志生成器。

参照图12，解码状态标志生成器480d可包括缓冲器483、比较器484、解码器491以及信号生成器492。

缓冲器483存储读取数据rdq并将读取数据rdq提供给比较器484。比较器484比较读取数据rdq与校正的数据c_dq之间的相应的位，并输出指示比较的结果的比较信号cs。

解码器491接收比较信号cs和校正的数据c_dq，并对比较信号cs和校正的数据c_dq进行解码以生成解码信号ds3。

信号生成器492接收解码信号ds3，以基于解码信号ds3生成解码状态标志dsf4。因此，解码状态标志dsf4指示读取数据rdq中具有第一逻辑电平的数据位被读取为具有第二逻辑电平的数据位的数量，或读取数据rdq中具有第二逻辑电平的数据位被读取为具有第一逻辑电平的数据位的数量。

图13是示出根据本发明构思的示例性实施例的图3的半导体存储器装置中的通道接口电路的框图。

在图13中，ecc解码器430与通道接口电路500a一起被示出。虽然图13示出解码状态标志生成器480在ecc解码器430中，但是解码状态标志生成器480可被布置在ecc解码器430的外部。

参照图13，通道接口电路500a可包括数据位反转编码器510、奇偶校验生成器515、寄存器516、复用器(mux)520、525、530以及串行器540。

ecc解码器430可输出数据dq或校正的数据c_dq，解码状态标志生成器480输出解码状态标志dsf。

数据位反转编码器510在响应于使能信号en2被启用时，选择性地将数据dq或校正的数据c_dq进行反转，并输出数据dq’和指示数据dq’是否被反转的数据反转位dbi。数据位反转编码器510可包括数据反转确定电路和数据反转电路。

奇偶校验生成器515可基于数据dq或校正的数据c_dq，来生成与用于检测并校正链路或接口中生成的错误的链路ecc相关联的链路奇偶校验位lprt。寄存器516可存储具有与解码状态标志dsf对应的数据模式的预定义的模式pdp并可响应于寄存器控制信号rctl输出预定义的模式pdp。当错误未被检测到或一个错误位被检测到时，预定义的模式pdp具有第一数据模式。当两个或更多个错误位被检测到时，预定义的模式pdp具有第二数据模式。

复用器520接收数据dq或校正的数据c_dq和反转的数据dq’，并响应于选择信号ss11在非数据反转模式下将数据dq或校正的数据c_dq提供给串行器540，在数据反转模式下将反转的数据dq’提供给串行器540。

复用器525接收解码状态标志dsf和预定义的模式pdp，并响应于选择信号ss12将解码状态标志dsf和预定义的模式pdp中的一个提供给复用器530。

复用器530接收数据反转位dbi、链路奇偶校验位lprt和复用器525的输出。复用器530响应于选择信号ss21在数据位反转模式下将数据反转位dbi提供给串行器540，并在非数据反转模式下将链路奇偶校验位lprt和复用器525的输出提供给串行器540。复用器530在非数据反转模式下对链路奇偶校验位lprt和复用器525的输出执行时分复用。

串行器540对复用器520的输出进行串行化，并通过数据引脚dqp将串行化的复用器520的输出发送至存储器控制器100，串行器540对复用器530的输出进行串行化，并通过数据掩码和反转引脚dmip将串行化的复用器530的输出发送至存储器控制器100。

在本发明构思的示例性实施例中，奇偶校验生成器515可响应于使能信号en3而被禁用。在这种情况下，通道接口电路500a可通过数据掩码和反转引脚dmip将解码状态标志dsf发送至存储器控制器100一次，通过数据掩码和反转引脚dmip将解码状态标志dsf重复地发送至存储器控制器100，或通过数据掩码和反转引脚dmip将预定义的模式pdp发送至存储器控制器100。

图3中的第三控制信号ctl3可包括选择信号ss11、选择信号ss12、选择信号ss21、寄存器控制信号rctl、使能信号en2以及使能信号en3。

图14是示出根据本发明构思的另一示例性实施例的图3的半导体存储器装置中的通道接口电路的框图。

在图14中，ecc解码器430与通道接口电路500b一起被示出。虽然图14示出解码状态标志生成器480包括在ecc解码器430中，但是解码状态标志生成器480可被布置在ecc解码器430的外部。

参照图14，通道接口电路500b可包括数据位反转编码器510、奇偶校验生成器517、复用器520、复用器535以及串行器540。

ecc解码器430可输出数据dq或校正的数据c_dq，ecc解码器430的解码状态标志生成器480输出解码状态标志dsf。

数据位反转编码器510在响应于使能信号en2被启用时，选择性地将数据dq或校正的数据c_dq进行反转，并输出数据dq’和指示数据dq’是否被反转的数据反转位dbi。

奇偶校验生成器517在响应于使能信号en3被启用时，可基于数据dq或校正的数据c_dq和解码状态标志dsf来生成链路奇偶校验位lprt，并输出链路奇偶校验位lprt和解码状态标志dsf。奇偶校验生成器517可基于数据dq或校正的数据c_dq对解码状态标志dsf执行ecc编码。因此，链路奇偶校验位lprt可保护解码状态标志dsf免于在其传输期间可能发生的错误。

复用器520接收数据dq或校正的数据c_dq和反转的数据dq’，并响应于选择信号ss11在非数据反转模式下将数据dq或校正的数据c_dq提供给串行器540，在数据反转模式下将反转的数据dq’提供给串行器540。

复用器535接收数据反转位dbi、链路奇偶校验位lprt和解码状态标志dsf。复用器535响应于选择信号ss22在数据位反转模式下将数据反转位dbi提供给串行器540，并在非数据反转模式下将链路奇偶校验位lprt和解码状态标志dsf提供给串行器540。

串行器540对复用器520的输出进行串行化，并通过数据引脚dqp将串行化的复用器520的输出发送至存储器控制器100，串行器540对复用器535的输出进行串行化，并通过数据掩码和反转引脚dmip将串行化的复用器535的输出发送至存储器控制器100。

图3中的第三控制信号ctl3可包括选择信号ss11、选择信号ss22、使能信号en2以及使能信号en3。

图15至图19分别示出根据本发明构思的示例性实施例的通道接口电路将解码状态标志发送至存储器控制器。

在图15至图19中，存储器控制器100提供写入时钟信号wck以及命令cmd，读取延迟(readlatency)rl表示与在读取命令rd被接收到的时间点与数据dq被输出的时间点之间的间隔对应的延迟。此外，半导体存储器装置200将读取选通信号(readstrobesignal)rdqs与数据dq一起发送至存储器控制器100。

参照图15，当数据dq以突发dq_brt为单位发送至存储器控制器100时，通道接口电路500通过对解码状态标志dsf和链路奇偶校验位lprt执行时分复用，经由数据掩码和反转引脚dmip将解码状态标志dsf和链路奇偶校验位lprt发送至存储器控制器100。

参照图16，当图13中的奇偶校验生成器515被禁用并且数据dq以突发dq_brt为单位发送至存储器控制器100时，通道接口电路500通过数据掩码和反转引脚dmip将解码状态标志dsf发送至存储器控制器100。

参照图17，当图13中的奇偶校验生成器515被禁用并且数据dq以突发dq_brt为单位发送至存储器控制器100时，通道接口电路500通过数据掩码和反转引脚dmip将解码状态标志dsf重复地发送至存储器控制器100。

参照图18，当图13中的奇偶校验生成器515被启用时，复用器525选择预定义的模式pdp并且数据dq以突发dq_brt为单位发送至存储器控制器100。在这种情况下，通道接口电路500通过数据掩码和反转引脚dmip将预定义的模式pdp发送至存储器控制器100。

参照图19，当图14中的奇偶校验生成器517被启用时，奇偶校验生成器517基于数据dq对解码状态标志dsf进行编码。在这种情况下，通道接口电路500通过对编码的解码状态标志dsf_en和链路奇偶校验位lprt执行时分复用，经由数据掩码和反转引脚dmip将编码的解码状态标志dsf_en和链路奇偶校验位lprt发送至存储器控制器100。

图20至图22分别示出根据本发明构思的示例性实施例的图3的将解码状态标志发送至存储器控制器的半导体存储器装置。

在图20至图22中，存储器内核/外设(memorycore/peri)201可包括除了图3的半导体存储器装置200的ecc引擎400、通道接口电路500和数据输入缓冲器295之外的元件。

参照图20，在半导体存储器装置200a中，ecc引擎400将至少包括错误计数信号ecn和错误标志信号efg的错误处理信息epi提供给解码状态标志生成器480。在这种情况下，解码状态标志生成器480基于错误处理信息epi和/或数据dq生成解码状态标志dsf，并通过第一引脚204将解码状态标志dsf实时发送至存储器控制器100。半导体存储器装置200a可通过第二引脚202将数据dq发送至存储器控制器100或者从存储器控制器100接收数据dq。第一引脚204可以是数据掩码和反转引脚、数据位反转引脚或数据掩码引脚。解码状态标志生成器480可对将被发送至存储器控制器100的链路奇偶校验位lprt和解码状态标志dsf执行时分复用。

参照图21，在半导体存储器装置200b中，ecc引擎400将至少包括错误计数信号ecn和错误标志信号efg的错误处理信息epi提供给解码状态标志生成器480。

解码状态标志生成器480基于错误处理信息epi和/或数据dq生成解码状态标志dsf，复用器495通过对数据dq和解码状态标志dsf执行时分复用，经由引脚202将数据dq和解码状态标志dsf发送至存储器控制器100。引脚202可以是数据引脚。

参照图22，在半导体存储器装置200c中，ecc引擎400将至少包括错误计数信号ecn和错误标志信号efg的错误处理信息epi提供给解码状态标志生成器480。

解码状态标志生成器480基于错误处理信息epi和/或数据dq生成解码状态标志dsf，并将解码状态标志dsf存储在寄存器497中。ecc引擎400可将错误处理信息epi存储在寄存器497中。错误处理信息epi还可包括与至少一个错误位相关联的校正子和错误地址。

图3中的控制逻辑电路210控制寄存器497，使得解码状态标志dsf可周期性地或在特定时间被发送至存储器控制器100。

图23是示出根据本发明构思的示例性实施例的半导体存储器装置的框图。

参照图23，半导体存储器装置600可包括堆叠芯片结构中的用于提供软错误分析和校正功能的第一组裸片610和第二组裸片620。

第一组裸片610可包括至少一个缓冲器裸片。第二组裸片620可包括多个存储器裸片620-1至620-p(也被称为第一裸片至第p裸片)，其中，多个存储器裸片620-1至620-p堆叠在第一组裸片610上并通过多条硅过孔(tsv)线传送数据。

存储器裸片620-1至620-p中的至少一个可包括基于将被发送至第一组裸片610的传输数据生成传输奇偶校验位(例如，传输奇偶校验数据)的第一类型ecc引擎622。第一类型ecc引擎622可被称为“单元核ecc引擎”。第一类型ecc引擎622可采用图6的ecc引擎400。

缓冲器裸片610可包括通道接口电路614和第二类型ecc引擎612，其中，第二类型ecc引擎612在通过tsv线接收的传输数据中检测到传输错误时使用传输奇偶校验位来校正传输错误，并生成校正了错误的数据。

第二类型ecc引擎612可被称为“过孔ecc引擎(viaeccengine)”。通道接口电路614可采用图13的通道接口电路500a和图14的通道接口电路500b中的一个。

半导体存储器装置600可以是通过tsv线传送数据和控制信号的堆叠芯片型存储器装置或者堆叠的存储器装置。tsv线还可被称为“贯穿电极(throughelectrode)”。

当来自存储器裸片620-p的读取数据包括至少一个错误位时，第一类型ecc引擎622可将解码状态标志发送至通道接口电路614。在这种情况下，解码状态标志与至少一个错误位是否被检测到和/或被校正了相关联。

第一类型ecc引擎622可在传输数据被发送之前对从存储器裸片620-p输出的数据执行错误校正。

在传输数据中发生的传输错误可能由于在tsv线上发生的噪声而导致。因为由于在tsv线上发生的噪声导致的数据失败可与由于存储器裸片的错误操作导致的数据失败区分开，所以由于噪声导致的数据失败可被视为软数据失败(或软错误)。软数据失败可由于传输路径上的传输失败而产生，并可通过ecc操作来检测和纠正。

例如，当传输数据是128位数据时，传输奇偶校验位可被设置为8位。然而，与本发明构思的示例性实施例一致，传输奇偶校验位的数量可多于或少于8位。

仍参照图23，在一个存储器裸片620-p形成的数据tsv线组632可包括128条tsv线l1至lp，奇偶校验tsv线组634可包括8条tsv线l10至lq。数据tsv线组632的tsv线l1至lp和奇偶校验tsv线组634的奇偶校验tsv线l10至lq可连接到形成在存储器裸片620-1至620-p上的微凸块(microbump)mcb。

存储器裸片620-1至620-p中的至少一个可包括各自包含至少一个存取晶体管和一个存储电容器的dram单元。

半导体存储器装置600可具有3d芯片结构或2.5d芯片结构，以通过数据总线b10与主机通信。缓冲器裸片610可通过数据总线b10与存储器控制器连接。通道接口电路614通过总线b10将解码状态标志实时发送至存储器控制器。

表示为单元核ecc引擎的第一类型ecc引擎622可分别通过奇偶校验tsv线组634和数据tsv线组632输出传输奇偶校验位和传输数据。输出的传输数据可以是由第一类型ecc引擎622校正了错误的数据。

表示为过孔ecc引擎的第二类型ecc引擎612可基于通过奇偶校验tsv线组634接收的传输奇偶校验位，来确定在通过数据tsv线组632接收的传输数据中是否发生传输错误。当检测到传输错误时，第二类型ecc引擎612可使用传输奇偶校验位来校正传输数据的传输错误。当传输错误不可校正时，第二类型ecc引擎612可输出指示发生不可校正的数据错误的信息。

当从高带宽存储器(hbm)或堆叠的存储器结构中的读取数据检测到错误时，所述错误可由于在通过tsv线传输数据时存在的噪声而导致。

根据本发明构思的示例性实施例，如图23中所示，单元核ecc引擎622包括在存储器裸片中，过孔ecc引擎612包括在缓冲器裸片中。因此，检测并校正软数据失败是可行的。软数据失败可包括由于在通过tsv线传输数据时的噪声而生成的传输错误。

缓冲器裸片610可包括存储器控制器(诸如，图2的存储器控制器100)。

在本发明构思的示例性实施例中，半导体存储器装置600可采用堆叠的存储器装置(诸如，混合存储器立方体(hmc))。在这种情况下，hmc中的缓冲器裸片包括存储器控制器，hmc中的存储器裸片包括通道接口电路和ecc引擎。

图24是示出根据本发明构思的示例性实施例的操作半导体存储器装置的方法的流程图。

参照图3至图24，在操作包括存储器单元阵列300、ecc引擎400以及通道接口电路500的半导体存储器装置200的方法中，ecc引擎400对从存储器单元阵列300读取的数据dq执行ecc解码，以基于ecc解码中生成的信息来生成错误处理信息epi(s100)。在读取数据包括至少一个错误位时，错误处理信息epi可包括与至少一个错误位是否被检测到和/或被校正了相关联的信息。

在ecc引擎400的内部或外部的解码状态标志生成器480基于错误处理信息epi生成与至少一个错误位是否被检测到和/或被校正了相关联的解码状态标志dsf，并将解码状态标志dsf提供给通道接口电路500(s120)。

通道接口电路500将读取数据dq和解码状态标志dsf实时发送至存储器控制器100(s130)。

通道接口电路500可通过数据掩码和反转引脚dmip将解码状态标志dsf发送至存储器控制器100，其中，半导体存储器装置200通过数据掩码和反转引脚dmip接收数据反转位dbi。

通道接口电路500可通过对链路奇偶校验位lprt和解码状态标志dsf执行时分复用，经由数据掩码和反转引脚dmip来发送链路奇偶校验位lprt和解码状态标志dsf。通道接口电路500可通过数据掩码和反转引脚dmip仅将解码状态标志dsf发送至存储器控制器100，或可通过数据掩码和反转引脚dmip将解码状态标志dsf重复地发送至存储器控制器100。

因此，半导体存储器装置200可将与至少一个错误位是否被检测到和/或被校正了相关联的信息实时发送至存储器控制器100，并且存储器控制器100可实时监测与至少一个错误位的发生相关联的地址。因此，半导体存储器装置200可具有增强的可靠性和性能。

图25是根据本发明构思的示例性实施例的采用图23的半导体存储器装置的3d芯片结构的截面图。

图25示出主机与hbm直接连接而没有中间层的3d芯片结构700。

参照图25，可使用倒装芯片凸块(flipchipbump)fb将主机裸片710(诸如，片上系统(soc))、中央处理器(cpu)或图形处理器(gpu)布置在印刷电路板(pcb)720上。存储器裸片d11至存储器裸片d14可堆叠在主机裸片710上，以实现hbm结构620。在图25中，图23的缓冲器裸片610或逻辑裸片被省略。然而，缓冲器裸片610或逻辑裸片可被布置在存储器裸片d11与主机裸片710之间。为了实现hbm结构620，tsv线可形成在存储器裸片d11和存储器裸片d14上。tsv线可与布置在存储器裸片d11与存储器裸片d14之间的微凸块mcb电连接。

图26是示出根据本发明构思的示例性实施例的包括半导体存储器装置的移动系统的框图。

参照图26，移动系统900可包括应用处理器(ap)910、连接电路920、易失性存储器装置(vm)950、非易失性存储器装置(nvm)940、用户接口930以及电源960。应用处理器可包括存储器控制器(mct)911。易失性存储器装置950可包括存储器单元阵列951和通道接口电路953。

应用处理器910可执行诸如网页浏览器、游戏应用、视频播放器等的应用。应用处理器910包括用于控制易失性存储器装置950的存储器控制器911。

连接电路920可与外部装置执行有线通信或无线通信。

易失性存储器装置950可存储由应用处理器910处理的数据，或作为工作存储器进行操作。易失性存储器装置950可采用图3的半导体存储器装置200。通道接口电路953可将与存储器单元阵列951中的至少一个错误位是否被检测到和/或被校正了相关联的解码状态标志dsf实时发送至存储器控制器911。

非易失性存储器装置940可存储用于启动移动系统900的启动镜像。

用户接口930可包括至少一个输入装置(诸如，键盘、触摸屏等)和至少一个输出装置(诸如，扬声器、显示装置等)。电源960可将电源电压供应给移动系统900。

移动系统900或移动系统900的组件可使用各种类型的封装来安装。

如上所述，根据本发明构思的示例性实施例，半导体存储器装置200可将与至少一个错误位是否被检测到和/或被校正了相关联的信息实时发送至存储器控制器100，并且存储器控制器100可实时监测与错误位的发生相关联的地址。因此，半导体存储器装置200可增强可靠性和性能。

本发明构思的示例性实施例可应用于使用采用ecc引擎的半导体存储器装置的系统。

尽管已经参照本发明构思的示例性实施例描述了本发明构思，但是本领域的技术人员将理解，在不脱离由权利要求限定的本发明构思的范围的情况下，许多修改是可行的。