一种多JTAG接口切换芯片、方法及单板调试系统与流程

本说明书涉及通信技术领域，尤其涉及一种多jtag接口切换芯片、方法及单板调试系统。

背景技术：

cpld(complexprogrammablelogicdevice)复杂可编程逻辑器件，是一种相对规模较大，结构复杂的集成数字电路。cpld是一种用户根据自身需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法来生成相应的目标代码文件，然后通过下载电缆将目标代码下载至芯片中，来实现数字系统的设计。

jtag(jointtestactiongroup；联合测试工作组)是一种国际标准测试协议(ieee1149.1兼容)，主要用于芯片内部测试。现在多数的高级器件都支持jtag协议，如dsp、fpga、cpu器件等。标准的jtag接口是4线：tms、tck、tdi、tdo，分别为功能为模式选择、时钟、数据输入和数据输出线。

通信产品中，可能会同时用到fpga、cpu、dsp、交换芯片等器件，这些器件都有各自的jtag接口。但考虑到这些器件可能来自于不同的厂商，且jtag接口电平也不完全相同，如果采用jtag接口以菊花链串联的方式设计，则需要增加电平转换芯片，另外，由于各厂商的jtag调试工具和调试软件也可能不同，可能会存在兼容性问题。如果每一个器件都使用一个jtag连接器，则会浪费单板的板面空间，不利于集成度高的单板设计。

技术实现要素：

为克服相关技术中存在的问题，本说明书提供了一种多jtag接口切换芯片、方法及单板调试系统。

根据本说明书实施例的第一方面，提供一种多jtag接口切换芯片，所述芯片可为cpld，所述芯片包括：

多个第一输入/输出接口组和第二输入/输出接口组，以及处理单元；每个第一输入/输出接口组分别连接一个待测试芯片的jtag接口，所述第二输入/输出接口组连接有jtag连接器；

所述处理单元用于获取当前的通道选通信号，其中，所述通道选通信号与芯片的第一输入/输出接口组一一对应；

依据所述通道选通信号，控制所述通道选通信号对应的第一输入/输出接口组与所述第二输入/输出接口组之间的通道导通。

根据本说明书实施例的第二方面，提供了一种多jtag接口切换方法，所述方法用于芯片，所述芯片上多个第一输入/输出接口组分别连接有多个待测试芯片的jtag接口，所述芯片的第二输入/输出接口组连接有jtag连接器，所述方法包括：

获取当前的通道选通信号，其中，所述通道选通信号与芯片的第一输入/输出接口组一一对应；

依据所述通道选通信号，控制所述通道选通信号对应的第一输入/输出接口组与所述第二输入/输出接口组之间的通道导通。

根据本说明书实施例的第三方面，提供了一种单板调试系统，固定在单板上的多个待测试芯片、用于多jtag接口切换的芯片以及jtag连接器，所述芯片上多个第一输入/输出接口组分别连接有多个待测试芯片的jtag接口，所述芯片的第二输入/输出接口组连接有jtag连接器，所述芯片获取通道选通信号，所述通道选通信号与芯片上和待测试芯片连接的第一输入/输出接口组一一对应；依据所述通道选通信号，所述芯片控制所述通道选通信号对应的第一输入/输出接口组与第二输入/输出接口组之间的通道导通。

本说明书的实施例提供的技术方案可以包括以下有益效果：

本说明书实施例中，提供了一种多jtag接口切换芯片，所述芯片可为cpld，通过芯片接收所述通道选通信号，每个所述通道选通信号都与一芯片的jtag接口对应，来控制所述通道选通信号对应的第一输入/输出接口组与所述第二输入/输出接口组之间的通道导通，从而选通对应连接的芯片jtag接口。如此，通过使用芯片(cpld)将不同芯片的jtag接口切换至与jtag线缆连接的jtag连接器，减少了单板上jtag连接器的数量，节省了单板的空间，降低了成本。且控制方式简单，所述芯片的功耗小，稳定性高。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本说明书。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本说明书的实施例，并与说明书一起用于解释本说明书的原理。

图1是相关技术中示出的一种多芯片jtag测试的示意图。

图2是相关技术中示出的一种多芯片jtag测试的示意图。

图3是本说明书中根据一示例性实施例示出的一种多jtag接口切换芯片示意图。

图4是本说明书根据一示例性实施例示出的一种单板调试系统。

图5是本说明书根据一示例性实施例示出的根据预设规则确定选通开关的示意图。

图6是本说明书根据一示例性实施例示出的芯片的第一i/obank以及对应支持电平的示意图。

图7是本说明书根据一示例性实施例示出的一种多jtag接口切换方法。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本说明书相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本说明书的一些方面相一致的装置和方法的例子。

在本说明书使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本说明书。在本说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

应当理解，尽管在本说明书可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本说明书范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

相关技术中，当单板中多个芯片器件都需要测试时，一般会将同一个厂商的芯片的jtag接口以菊花链的形式串联起来，然后接到单板上的一个jtag连接器(jtag座)上，其中，该jtag连接器与外部的jtag线缆连接，来完成多串联起来的多个芯片进行同时测试。也就是说，如图1所示，图1为相关技术中示出的一种多芯片jtag测试的示意图，图中，芯片1、芯片2以及芯片3为同一个厂商生产的芯片，将芯片1、芯片2、芯片3这3个芯片的tck信号接口连接在一起，同样将这3个芯片的tms信号接口也连接在一起；将jtag连接器的tck接口以及tms接口分别与芯片1的tck信号接口以及tms信号接口对应连接。还有，将jtag连接器上的tdi接口连接至芯片1的tdi信号接口，将芯片1的tdo信号接口与芯片2的tdi信号接口，再将芯片2的tdo信号接口与芯片3的tdi信号接口连接，将芯片3的tdo信号接口与jtag连接器的tdo接口连接。

上述连接方式即为多个芯片的jtag接口采用菊花链的形式进行串联的示意图。图1中只示出了3个芯片，当然，也可以是多个芯片，此处对芯片的个数不做限制。但是若芯片个数超过3个时，就需要考虑在两芯片的tck信号接口之间，在两芯片的tms信号接口之间，都加设缓冲器，以提高测试时电路的驱动能力，否则，可能会影响各芯片的jtag芯片的稳定性。

当多个芯片器件不是同一个厂商时，考虑到各芯片的jtag接口的电平可能不完全相同，各厂商的jtag调试工具以及调试软件不同，可能会存在兼容性问题。如图2所示，图2为相关技术中示出的一种多芯片jtag测试的示意图；图中给每个电平不同的芯片都对应设置一个jtag连接器，考虑到部分芯片的jtag接口的电平与jtag连接器支持的电平不一致，还设置有电平转换芯片在单板上。

采用如图2所示的方法测试多个芯片，则存在多个厂商的芯片时，就需要对每个芯片都对应设置一个jtag连接器，如此，对于密度较大的单板，将会严重的浪费单板的空间，且增加单板的成本。

为解决上述相关技术方案中存在的缺陷，接下来对本说明书实施例进行详细说明。

如图3所示，图3是本说明书中根据一示例性实施例示出的一种多jtag接口切换芯片，所述芯片可为cpld(即为一个可编程的数字集成电路)。所述芯片1包括有：

多个第一输入/输出接口组11(为方便描述，下文将“第一输入/输出接口组”可称之为“第一i/obank”，两者为同一概念)，每个第一输入/输出接口组分别连接一个待测试芯片的jtag接口；

第二输入/输出接口组12，(为方便描述，下文将“第二输入/输出接口组”都可称之为“第二i/obank”，两者为同一概念)所述第二输入/输出接口组连接有jtag连接器；

处理单元，所述处理单元包括有：

获取单元2，用于获取当前的通道选通信号，其中，所述通道选通信号与芯片的第一输入/输出接口组一一对应；

控制单元4，用于依据所述通道选通信号，控制所述通道选通信号对应的第一输入/输出接口组与所述第二输入/输出接口组之间的通道导通。如此，即可实现选通外部的一个待测试芯片与电路上的所述jtag连接器连接，进而与外部的jtag线缆连接，实现对该选通的芯片的测试。

当然，所述处理单元内的获取单元、控制单元都是为便于描述，而细分出的功能模块，对本实施例的芯片内部结构不构成具体限制。

在一个实施例中，如图4所示，所述芯片还与外部的拨码单元6连接，所述拨码单元包括有至少一个拨码开关，通过设置所述拨码开关的状态，并根据所述状态以及预设规则，确定当前的通道选通信号。具体来说，每个拨码开关的状态可设为1或0这两个状态，拨码单元内的拨码开关的个数与该芯片1(cpld)连接的待测试的芯片的个数相关，若外接的待测试的芯片的个数为2个，则设置一个拨码开关即可实现对该2个待测试芯片进行选通控制，当该拨码开关的状态为1时，则通道选通信号为1，选通与该第一输入/输出接口组对应的一个待测试芯片；当薄码开关的状态为0时，将通道选通信号为0，选通与该第一输入/输出接口组对应的另一个待测试芯片。

在一个实施例中，所述芯片内还包括开关单元3，所述开关单元3包括多个所述选通开关，每个所述选通开关都与一个所述第一输入/输出接口组对应连接；每个所述通道选通信号对应控制一个所述选通开关，所述通道选通信号控制所述选通开关闭合，将所述选通开关对应的第一输入/输出接口组与所述第二输入/输出接口组之间的通道选通。其中，由图3所示，图中的开关1、开关2……开关n即为所述选通开关(下文中“选通开关”可以用“开关”来表示)，所述选通开关可以受控打开或关断。其中，所述开关单元可以为概念上起到开关功能控制的虚拟单元，也可以是物理上的开关器件。

一般来说，一单板上的待测试芯片器件不会超过8个，每个待测试芯片都对应有一个选通开关，故选通开关的个数也不会超过8个，故所述拨码单元内设置3个拨码开关已足够用。依据这3个拨码开关的状态，可以定义8个与所述选通开关一一对应的所述通道选通信号，如图5所示，所述通道选通信号分别为(000，001，010……111)；在一例子中，所述单板上待调试芯片有三个，分别为cpu、fpga以及dsp，将该三个芯片(cpu、fpga以及dsp)的jtag接口分别连接至芯片上与开关1、开关2以及开关3分别对应的第一i/obank(如图3所示的i/obank1、i/obank2、i/obank3)，如此，则开关1对应控制cpu芯片的接入，开关2控制fpga的接入，开关3控制dsp的接入。根据如图所示的预设规则，每个开关都对应有一通道选通信号。当芯片未上电且接下来欲测试fpga芯片时，则提前将所述芯片外的拨码单元的3拨码开关的状态分别设置为“001”，当单板接通电源且芯片上电后，所述获取单元2识别所述拨码单元内的3拨码开关的状态(依次为0、0、1)，则确定当前的通道选通信号为“001”，依据识别出的当前通道选通信号，控制对应的开关2闭合选通，即实现对应的fpga芯片的jtag接口与芯片的第二i/obank(如图3中的i/obank0)连接，由于第二i/obank与jtag连接器连接，jtag连接器与外部的jtag线缆连接，故选通后，接下来可对该fpga芯片进行测试。

当有多个待测试芯片时，同样道理，将该多个芯片(cpu、fpga、dsp等等)的jtag接口分别连接至芯片上与开关1、开关2、开关3…等开关分别对应的第一i/obank(i/obank1、i/obank2、i/obank3…)，其中，每个开关在芯片上都对应有一个i/obank。然后通过初始拨码开关的状态，确定通道选通信号，进而选通对应的开关，实现选通的开关对应芯片jtag接口处的信号通过对应的i/obank流入所述芯片(cpld)中。

在一个实施例中，所述芯片1(cpld)还包括电平转换单元5，所述电平转换单元用于第一输入/输出接口组(第一i/obank)处的信号与第二输入/输出接口组(第二i/obank)处的信号之间的信号电平转换，其中，所述第一输入/输出接口组支持的信号电平标准与对应连接的待测试芯片的jtag接口支持的电平标准相同，所述第二输入/输出接口组处支持的信号电平标准与外部jtag线缆支持的电平标准相同。

在一个实施例中，所述电平转换单元包括有第一i/o分组51以及第二i/o分组52，所述第一i/o分组51包括多个支持不同输入/输出电平标准的i/o组，每个所述i/o组都通过一选通开关与一个所述第一i/obank对应连接，所述第二i/o分组与所述第二i/obank对应连接。所述电平转换单元用于对在所述第一i/o分组与第二i/o分组之间传输的信号的电平进行转换。具体来说，如图3所示，所述第一i/o分组包括多个i/o组，即图中的i/o组1、i/o组2、i/o组3……i/o组n；所述第二i/o分组为图中的i/o组0。

其中，第一i/o分组中的多个i/o组分别通过选通开关与芯片1(cpld)上的对应的第一i/obank连接，为便于描述，所述第一i/obank为图中所示的i/obank1或i/obank2或……i/obankn。也就是说，所述i/o组1通过开关1连接至电路上的i/obank1，所述i/o组2通过开关2连接至电路上的i/obank2，……所述i/o组n通过开关n连接至电路上的i/obankn。由于电平转换单元的多个i/o组支持不同的输入/输出电平标准，故与之相连的多个第一i/obank也相应支持不同的输入/输出电平标准。

由于外部待测试芯片jtag接口与芯片的所述第一i/obank连接，其中，依据外部芯片jtag接口支持的常见电平标准，设计电平转换单元的第一i/o分组中各i/o组支持的输入/输出电平标准，如此，也相当于设置了芯片上多个第一i/obank支持的输入/输出电平标准。如图5所示，所述第一i/o分组内的多个i/o组与芯片(cpld)上的第一i/obank分别对应，针对每个i/o组或第一i/obank都设置有其支持的电平标准，比如，i/o组3和i/obank3支持的电平标准即为1.5v。

举例来说，当单板上存在有3个芯片(cpu、dsp以及fpga)为待测试时，将各个芯片jtag接口连接至所述芯片上与待测试芯片jtag接口具有相同电平标准的所述第一i/obank上；当cpu芯片jtag接口支持的信号电平为1.5v时，电路上有3个第一i/obank(即i/obank3、i/obank4、i/obank5)对应支持的电平标准为1.5v，故可以将cpu芯片的jtag接口连接至所述3个第一i/obank中的一个，图中将所述cpu芯片jtag接口连接到i/obank4上；当fpga芯片jtag接口支持的信号电平为1.8v时，电路上有2个第一i/obank(即i/obank6、i/obank7)对应支持的电平标准为1.8v，图中将所述fpga芯片jtag接口连接到i/obank

6……

将外部多个待测试芯片jtag接口分别与芯片上对应电平标准的第一i/obank连接；然后，根据接下来要测试的芯片对应连接的第一i/obank的编号，去设置拨码单元内拨码开关的状态，如图6所示，举一个例子，当待测试的芯片为cpu时，观测可知cpu芯片jtag接口连接至芯片的i/obank4；基于i/obank的编号为4，设置对应的3个拨码开关的状态分别为“0”，“1”，“1”。当单板带电准备测试cpu芯片时，再由获取单元获取当前的通道选通信号“011”，依据所述通道选通信号“011”，控制对应的所述选通开关(开关4)选通；当开关4选通后，芯片的i/obank4与对应的电平转换单元上的i/o组4接通，这样，cpu芯片jtag接口处的信号即可通过i/obank4传输至电平转换单元的i/o组4上，来进行电平转换；或，外部jtag线缆传输的jtag信号经电平转换单元进行电平转换后即可由i/o组4上输出，通过i/obank4，传输至cpu芯片jtag接口处。

其中，选通开关(开关)可分别设置与芯片的第一i/obank与电平转换单元的第一i/o分组之间，通过选通开关控制芯片jtag接口与电平转换单元的第一i/o分组之间的信号传输。

在本实施例中，所述电平转换单元包括有第二i/o分组52，其中，所述第二i/o分组即为图中所述的i/o组0，所述第二i/o分组与芯片的第二输入/输出接口组连接，也就是是图3所示的，i/o组0与芯片上的i/obank0连接。然后，i/obank0通过外部线路与外部的jtag连接器连接，其中，所述jtag连接器用于与外部的jtag线缆连接。故所述jtag连接器支持的信号电平与外部jtag线缆支持的信号电平标准相同，也就是说，所述第二i/o分组(i/o组0)支持的电平标准也与外部jtag线缆支持的信号电平标准相同。考虑到通过选通开关的选通控制，即可实现对各待测试芯片jtag接口的选通，故一般而言，所述第二i/o分组仅设计一i/o组，即i/o组0。外部jtag线缆支持的信号电平一般为3.3v，故i/o组0上的电平标准也设计为3.3v。

还有，所述电平转换单元用于对在所述第一i/o分组与第二i/o分组之间传输的信号的电平进行转换。如前所述，外部待测试芯片jtag接口与芯片的所述第一i/obank连接，而芯片的所述第一i/obank通过选通开关与电平转换单元中的第一i/o分组的i/o组一一对应连接。故需设计电平转换单元中第一i/o分组中的i/o组的电平标准与外部待测试芯片jtag接口支持的信号电平标准一致。由于待测试芯片jtag接口支持的信号电平一般小于外部jtag线缆支持的信号电平，故电平转换单元对所述第一i/o分组与第二i/o分组之间传输的信号的电平进行转换，以实现所述待测试芯片jtag接口处的信号与外部jtag线缆传输信号之间的交互。

举例来说，如图6所示，当cpu芯片的jtag接口与芯片上的i/obank4连接，当对应的选通开关(开关4)选通后，则与i/obank4对应的i/o组4支持的电平和cpu芯片的jtag接口支持的电平相同，都为1.5v。而与外部jtag线缆对应的i/o组0支持的电平为3.3v，用jtag线缆对所述cpu芯片进行测试时，则需要在i/o组0处电平为3.3v的信号与i/o组4处电平为1.5v的信号之间进行电平转换，以实现对cpu芯片测试时芯片jtag接口电平与jtag线缆支持电平之间的电平匹配。

本实施例中，通过芯片内集成的电平转换单元，实现了芯片jtag接口电平与jtag线缆支持电平之间的电平转换，如此，避免了相关技术中对单板上的芯片进行测试时需要在单板上设置专门的电平转换芯片。故本实施例中减少了电平转换芯片的使用，进一步降低了硬件的成本。

以上所描述的电路实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个程序模块上。可以根据实际的需要选择其中的部分或者全部电路来实现本说明书方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

基于前述提供的一种jtag接口切换电路实现，本说明书还提供了一种多jtag接口切换方法。

如图7所示，是根据一示例性实施例示出的一种多jtag接口切换方法的流程图。所述方法包括有如下步骤：

步骤701：设置至少一个拨码开关的状态，其中，根据拨码开关的状态以及预设规则，来确定当前的所述通道选通信号；

步骤702：依据当前通道选通信号，确定对应的选通开关，其中，所述通道选通信号与选通开关一一对应；

步骤703：控制对应的所述选通开关选通，其中，每个所述选通开关都与一芯片jtag接口连接；

步骤704：在芯片jtag接口处的信号和外部jtag线缆传输的信号之间进行信号的电平转换，以实现外部jtag线缆与芯片jtag接口之间的信号交互，完成测试。也就是说，将外部jtag线缆支持的信号进行电平转换，转换成所述选通开关对应芯片的jtag接口支持的信号；或将所述选通开关对应芯片的jtag接口的信号进行电平转换，转换成外部jtag线缆支持的信号。

本说明书实施例提出的一种多jtag接口切换方法可以由电路硬件的方式来实现，比如通过前述提出的jtag接口切换电路来实现，也可以通过软硬件结合的方式实现。以软件实现为例，可以通过计算机程序指令获取选通标识，并运行计算机程序使得对应的芯片被选通。以软件实施为例，其中选通开关可以是通过程序代码实现对所在信号通路的控制，来实现信号通路的选通。对此，本说明书实施例不做具体限制。

本实施例中，提供了一种多jtag接口切换方法，将其用于单板的多芯片测试过程中，可以使得不同芯片的jtag接口被依次选通切换至与jtag线缆连接的jtag连接器上，如此，不用针对每个芯片都对应设计一jtag连接器，减少了单板上jtag连接器的数量，节省了单板的空间，降低了成本。

如图4所示，图4是本说明书根据一示例性实施例示出的一种单板调试系统，该实施例在前述图3所示实施例的基础上，进一步说明了单板调试时的过程。在本实施例中，提供了一种单板调试系统，所述系统包括：固定在单板上的多个待测试芯片、用于多jtag接口切换的芯片以及jtag连接器，所述芯片上多个第一输入/输出接口组分别连接有多个待测试芯片的jtag接口，所述芯片的第二输入/输出接口组连接有jtag连接器，所述芯片获取通道选通信号，所述通道选通信号与芯片上和待测试芯片连接的第一输入/输出接口组一一对应；依据所述通道选通信号，所述芯片控制所述通道选通信号对应的第一输入/输出接口组(第一i/obank)与第二输入/输出接口组(第二i/obank)之间的通道导通。

在一个实施例中，所述芯片还包括电平转换单元，所述电平转换单元设置有第一i/o分组以及第二i/o分组，所述第一i/o分组包括多个i/o组，所述多个i/o组分别通过选通开关与芯片上对应的第一i/obank连接，所述多个芯片jtag接口连接至对应的第一i/obank上，所述多个芯片jtag接口支持的信号电平与所述多个i/o组支持的信号电平分别对应相同，所述电平转换单元用于对在所述第一i/o分组与第二i/o分组之间传输的信号的电平进行转换；所述第二i/o分组与所述第二i/obank连接。

在一个实施例中，所述系统还包括测试用的仿真器，所述仿真器通过jtag线缆连接至jtag连接器。

接下来来详细说明本单板调试系统在进行多芯片测试时的具体工作原理：

如图4所示，单板上的待测试芯片为芯片(cpld)提供电源，单板上有n个芯片待测试(一般来说n<8)，每个芯片的jtag接口都对应连接在芯片(cpld)的一个第一i/obank上，其中，每个第一i/obank的电平与与之连接的芯片jtag接口支持的电平相同。芯片(cpld)的每个第一i/obank都通过一选通开关(开关)连接至电平转换单元的一i/o组上。其中，获取单元2可以获取通道选通信号，控制单元4根据通道选通信号，将对应的选通开关选通，实现芯片的jtag接口与电平转换单元上对应的i/o组连接，以方便后面的电平转换。所述电平转换单元的第二i/o分组通过芯片上的第二i/obank连接至jtag连接器6，其中，jtag连接器6与外部jtag线缆连接。

举例来说，当单板上存在有3个芯片(cpu、dsp以及fpga)为待测试时，将各个芯片jtag接口连接至所述电路上与芯片jtag接口具有相同电平标准的所述第一i/obank上。其中，cpu芯片jtag接口支持的电平为1.5v，dsp芯片jtag接口支持的电平也为1.5v，fpga芯片jtag接口支持的电平也为1.8v。如图5中所示的芯片的预设规则，电路上有3个第一i/obank(即i/obank3、i/obank4、i/obank5)对应支持的电平标准为1.5v，本例子中，将所述cpu芯片jtag接口连接到i/obank4上，将所述dsp芯片jtag接口连接到i/obank3上；而电路上有2个第一i/obank(即i/obank6、i/obank7)对应支持的电平标准为1.8v，故将所述fpga芯片jtag接口连接到i/obank6上。

当系统内的各个芯片、cpld以及外部jtag线缆连接的仿真器都连接完成后，准备对各芯片进行以一一测试。

首先对cpu芯片进行测试，cpu芯片jtag接口连接至cpld的i/obank4；基于第一i/obank的标号为4，在单板上电前设置对应的3个拨码开关的状态分别为“0”，“1”，“1”。单板上电后，cpu芯片为cpld供电，cpld上的获取单元2获取当前的通道选通信号“011”，并由控制单元4控制对应的所述选通开关(开关4)选通，选通后，cpu芯片jtag接口处的信号即可通过i/obank4传输至电平转换单元的i/o组4上，经过电平转换单元5的电平转换，将cpu芯片jtag接口支持的信号电平1.5v转换为外部jtag线缆支持的信号电平3.3v；或，将外部jtag线缆支持的信号电平3.3v转换为cpu芯片jtag接口支持的信号1.5v，经过所述电平转换，实现cpu芯片jtag接口与外部jtag线缆之间的信号交互，以完成cpu芯片的测试。

然后，测试fpga芯片时，fpga芯片jtag接口连接至cpld的i/obank6；基于i/obank的标号为6，在单板上电前设置对应的3个拨码开关的状态分别为“1”，“0”，“1”。单板上电后，cpu芯片为cpld供电，cpld上的获取单元2获取当前的通道选通信号“101”，并由控制单元4控制对应的所述选通开关(开关6)选通，选通后，fpga芯片jtag接口处的信号即可通过i/obank6传输至电平转换单元的i/o组6上，经过电平转换单元5的电平转换，将fpga芯片jtag接口支持的信号电平1.8v转换为外部jtag线缆支持的信号电平3.3v；或，将外部jtag线缆支持的信号电平3.3v转换为fpga芯片jtag接口支持的信号1.8v，经过所述电平转换，实现fpga芯片jtag接口与外部jtag线缆之间的信号交互，以完成fpga芯片的测试。

最后，测试dsp芯片，其测试过程与前面cpu、fpga芯片的测试过程相同，在此不再赘述。

故在本实施例中，提供了一种单板测试系统，通过在芯片(cpld)上设置有多个选通开关，每个所述选通开关都可与一芯片的jtag接口连接，通过获取单元获取用于控制打开所述选通开关的通道选通信号，然后依据该通道选通信号，控制对应的选通开关选通，从而选通对应连接的芯片jtag接口。如此，通过使用cpld将不同芯片的jtag接口切换至与jtag线缆连接的jtag连接器，减少了单板上jtag连接器的数量，节省了单板的空间，降低了成本。且控制方式简单，所述cpld电路的功耗小，稳定性高。

上述对本说明书特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

本领域技术人员在考虑说明书及实践这里申请的发明后，将容易想到本说明书的其它实施方案。本说明书旨在涵盖本说明书的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本说明书的一般性原理并包括本说明书未申请的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本说明书的真正范围和精神由下面的权利要求指出。

应当理解的是，本说明书并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本说明书的范围仅由所附的权利要求来限制。

以上所述仅为本说明书的较佳实施例而已，并不用以限制本说明书，凡在本说明书的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本说明书保护的范围之内。