存储器系统以及用于访问存储器系统的方法与流程

本申请涉及存储器技术，更具体地，涉及一种存储器系统以及用于访问存储器系统的方法。

背景技术：

片上端接(on-dietermination,odt)技术是一种端接电阻被设置在半导体芯片上的技术，其中端接电阻被用于传输线上的阻抗匹配。odt可以减小由于信号沿着短截线(stubline)传输所引起的信号反射，这些短截线将存储器控制器与诸如动态随机存取(dram)存储器模块的存储卡上的器件相连接，从而减少了引入到这些信号上的不必要的噪声。

随着存储器系统操作频率的不断提高，odt技术已经被用于诸如ddr5同步dram(sdram)模块的存储器模块中。例如，odt端接电阻可以被选择性地耦接到命令/地址(ca)总线，以开启或关闭ca总线的端接，从而提高其信号的完整性。

然而，有必要进一步改进现有存储器系统。

技术实现要素：

本申请的一个目的在于提供一种用于存储器系统的动态odt机制，用于提高接收ca信号的表现。

在本申请的一个方面，提供了一种存储器系统，包括：第一多个存储器组，每个所述存储器组具有多个存储单元；第二多个本地控制器，每个所述本地控制器耦接在所述第一多个存储器组中的一个或多个存储器组与存储器控制器之间；所述存储器控制器被配置为从第一多个片选cs信号中向所述第二多个本地控制器中的目标本地控制器提供目标访问cs信号，所述目标访问cs信号允许对耦接到所述目标本地控制器的所述第一多个存储器组中的目标存储器组进行目标访问，并且所述存储器控制器还被配置为晚于所述目标访问cs信号向所述第二多个本地控制器提供命令地址ca信号，所述命令地址信号用于寻址并访问所述目标存储器组中的多个存储单元；以及其中所述目标本地控制器被配置为响应于接收到所述目标访问cs信号生成目标ca片上端接odt指令，所述目标caodt指令至少在从所述存储器控制器接收所述ca信号的一段时间开启目标本地控制器的ca输入处的目标caodt。

在一些实施例中，每个本地控制器耦接到所述第一多个存储器组中的两个存储器组，并且所述目标本地控制器被配置为在所述两个存储器组中的任一个或两个被允许用于目标访问时生成所述目标caodt指令。

在一些实施例中，所述目标本地控制器晚于所述目标访问cs信号n个时钟周期接收所述ca信号，以允许在接收所述ca信号之前生成所述目标caodt指令，其中n为正整数。

在一些实施例中，n是可编程的值。

在一些实施例中，所述目标caodt指令从接收ca信号之前的建立时间直到接收ca信号之后的保持时间开启在所述目标本地控制器的ca输入处的所述目标caodt。

在一些实施例中，所述存储器控制器还被配置为向所述第二多个本地控制器中的非目标本地控制器提供所述第一多个cs信号中的非目标访问cs信号，所述非目标访问cs信号禁止向耦接到所述非目标本地控制器的所述第一多个存储器组中的所有非目标存储器组进行目标访问；其中，所述非目标本地控制器被配置为响应于接收到所述非目标访问cs信号生成非目标caodt指令，所述非目标caodt指令至少在从所述存储器控制器接收所述ca信号的一段时间开启非目标本地控制器的ca输入处的非目标caodt。

在一些实施例中，所述存储器系统包括所述存储器控制器。

在一些实施例中，所述存储器系统还包括第二多个寄存时钟驱动器rcd，并且所述第二多个本地控制器中的每一个集成在所述第二多个rcd中的一个rcd中。

在一些实施例中，所述第二多个本地控制器中的每一个集成在所述第一多个存储器组中的一个存储器组中。

在本申请的另一方面，还提供了一种用于存储器系统的存储器控制器，所述存储器系统包括第一多个存储器组和第二多个本地控制器，其中每个存储器组具有多个存储单元，每个本地控制器耦接在所述第一多个存储器组中的一个或多个存储器组与所述存储器控制器之间，其中，所述存储器控制器被配置为执行下述步骤：向所述第二多个本地控制器中的目标本地控制器提供第一多个cs信号中的目标访问cs信号，所述目标访问cs信号允许对耦接到所述目标本地控制器的所述第一多个存储器组中的目标存储器组进行目标访问；以及晚于所述目标访问cs信号向所述第二多个本地控制器提供ca信号，所述ca信号用于寻址并访问所述目标存储器组中的多个存储单元。

在本申请的又一方面，还提供了一种用于通过存储器控制器访问存储器系统的方法，所述存储器系统包括第一多个存储器组和第二多个本地控制器，其中每个存储器组具有多个存储单元，而每个本地控制器耦接在所述第一多个存储器组中的一个或多个存储器组与所述存储器控制器之间；所述方法包括：从第一多个片选cs信号中从所述存储器控制器向所述第二多个本地控制器中的目标本地控制器提供目标访问cs信号，所述目标访问cs信号允许对耦接到所述目标本地控制器的所述第一多个存储器组中的目标存储器组进行目标访问；响应于所述目标本地控制器接收到所述目标访问cs信号，由所述目标本地控制器生成目标caodt指令，所述目标caodt指令开启在所述目标本地控制器的ca输入处的目标caodt；以及晚于所述目标访问cs信号，从所述存储器控制器向所述第二多个本地控制器提供ca信号，所述ca信号用于寻址并访问所述目标存储器组中的多个存储单元；其中，至少在从所述存储器控制器接收所述ca信号的一段时间所述目标本地控制器的ca输入处的目标caodt通过所述目标caodt指令开启。

以上为本申请的概述，可能有简化、概括和省略细节的情况，因此本领域的技术人员应该认识到，该部分仅是示例说明性的，而不旨在以任何方式限定本申请范围。本概述部分既非旨在确定所要求保护主题的关键特征或必要特征，也非旨在用作为确定所要求保护主题的范围的辅助手段。

附图说明

通过下面说明书和所附的权利要求书并与附图结合，将会更加充分地清楚理解本申请内容的上述和其他特征。可以理解，这些附图仅描绘了本申请内容的若干实施方式，因此不应认为是对本申请内容范围的限定。通过采用附图，本申请内容将会得到更加明确和详细地说明。

图1是根据本申请一个实施例的存储器系统100；

图2是根据本申请一个实施例的用于访问存储器系统的方法200；

图3示出了根据图2所示方法的图1所示存储器系统的一部分信号线/总线上的信号的一个示例性时序图；

图4示出了根据图2所示方法的图1所示存储器系统的一部分信号线/总线上的信号的另一个示例性时序图。

具体实施方式

在下面的详细描述中，参考了构成其一部分的附图。在附图中，类似的符号通常表示类似的组成部分，除非上下文另有说明。详细描述、附图和权利要求书中描述的说明性实施方式并非旨在限定。在不偏离本申请的主题的精神或范围的情况下，可以采用其他实施方式，并且可以做出其他变化。可以理解，可以对本申请中一般性描述的、在附图中图解说明的本申请内容的各个方面进行多种不同构成的配置、替换、组合，设计，而所有这些都明确地构成本申请内容的一部分。

图1示出了根据本申请一个实施例的存储器系统100。存储器系统100可以被耦接到诸如中央处理器单元的存储器控制器102，以与该存储器控制器102交互数据。具体地，存储器控制器102可以访问存储器系统100，例如通过提供用于写入数据到存储器系统100中的写入指令，或者提供用于从存储器系统100读取数据的读取指令。在一些实施例中，存储器系统100可以是符合jedec双数据率同步动态随机存取存储器(ddrsdram)标准的存储器系统，例如包括：jedecddr2、ddr3、ddr4、ddr5、lpddr3、lpddr4、lpddr5或者任意其他ddr标准。

如图1所示，在一个实施例中，存储器系统100包括多个dimm存储模块，例如dimm存储模块104-0和104-1，其在运行时会在其中存储数据。可以理解，在其他实施例中dimm存储模块的数量可以大于2。此外，每个dimm存储模块可以包括至少一个dram存储器组(rank)以及耦接在该至少一个dram存储器组与存储器控制器102之间的一个本地控制器，例如寄存时钟驱动器(registeringclockdriver，rcd)。例如，存储模块104-0包括dram存储器组108-0和108-1，以及rcd106-0。可以理解，在其他实施例中，一个存储模块中包括的dram存储器组的数量可以是不同于2的其他正整数。存储模块104-1包括dram存储器组108-2和108-3以及rcd106-1。本申请实施例中，本地控制器是指存储模块上的控制逻辑或电路，例如设置在存储模块的印刷电路板上的那些控制逻辑或电路，其通过存储接口与存储器控制器进行交互。在一些实施例中，本地控制器可以被集成在rcd中，或者也可以不被集成在rcd中。在一些其他实施例中，本地控制器可以与存储器组集成在一起，从而存储器控制器102可以直接访问存储器组而无需经由rcd缓冲访问命令和/或其他控制指令。在下文中，参考图1所示的存储模块中集成了本地控制器的示例性存储器系统100对本申请进行具体说明，但是这种描述仅仅是示例性的，不应作为对本申请的范围的限制。

具体地，存储器控制器102经由dca总线与dck_t时钟总线耦接到rcd(在图1所示的实施例中为rcd106-0和106-1)，该dca总线用于提供指示对存储器组的具体访问操作(例如，写入、读取、选择、去选择等)的命令/地址(ca)信号，而该dck_t时钟总线用于提供用于同步ca信号以及提供给rcd106-0和106-1的其他信号的时钟信号。rcd106-0和106-1均具有耦接到dca总线并用于接收ca信号的ca输入。rcd106-0和106-1可以经由它们各自的qca_n信号线和qck_t信号线将接收到的ca信号和时钟信号转发至存储器组108-0至108-3，以指示存储器组108-0至108-3如何进行操作。可以理解，时钟信号可以经由dck_t总线并随后经由qck_t信号线传送，而在一些其他实施例中，时钟信号可以采用差分信号的形式，并且可以经由分别的总线和信号线传送。

此外，存储器控制器102还经由分别的dcsi_n(在图1所示的实施例中，dcs0_n至dcs3_n)耦接到rcd(在图1所示的实施例中，rcd106-0和rcd106-1)，这些dcsi_n信号线用于向rcd提供片选(chipselect，cs)信号，i为正整数。cs信号可以允许或禁止对多个存储器组中的一个特定存储器组进行目标访问(targetaccess)。例如，rcd106-0经由dcs0_n和dcs1_n信号线耦接到存储器控制器102。rcd106-0和106-1还可以将接收到的cs信号经由分别的qcsi_n信号线(在图1所示的实施例中，qcs0_n至qcs3_n)转发给存储器组108-0至108-3。每个存储器组被由耦接到对应qcsi_n信号线上的rcd输出的在该qcsi_n信号线上的cs信号控制。在操作期间，被允许通过存储器控制器102经由对应rcd进行目标访问的存储器组被称为目标存储器组，对应的cs信号被称为目标访问cs信号，而耦接到目标存储器组的rcd被称为目标rcd。可以看出，在图1所示的实施例中，每个rcd耦接到两个存储器组。相应地，当耦接到同一个rcd的存储器组中的任意一个或两个存储器组通过对应的cs信号被允许用于目标访问时，该rcd就是目标rcd。另一方面，通过存储器控制器经由对应的rcd禁止用于目标访问的存储器组可以被称为非目标存储器组，而对应的cs信号可以被称为非目标访问cs信号。相应地，当耦接到一个rcd的两个存储器组均通过对应的cs信号禁止用于目标访问时，该rcd可以被称为非目标rcd。

所有的存储器组108-0到108-3还经由双向dq/dqs数据总线耦接到存储器控制器102，通过该双向dq/dqs数据总线，在由目标rcd指示的写入操作过程中数据可以被写入到目标存储器组中，而在由目标rcd指示的读取操作过程中数据可以被从目标存储器组读取到存储器控制器102。包括于2017年6月公开的ddrsdram(jesd79-4b)jedec标准、于2016年8月公开的ddr4寄存时钟驱动器-ddr4rcd01(jesd82-31)标准、于2017年2月公开的低功耗双倍数据率4(jesd209-4b)标准等的jedec标准提供了关于对符合ddr标准的存储器系统进行访问操作的更多细节，在此其全部内容通过引用方式并入本申请。

由于存储模块104-0和104-1与存储器主控制器102之间的数据通信可以运行在非常高的运行频率下，例如2400mhz或更高，因此odt可以被应用于存储模块104-0和104-1与存储器控制器102之间的信号总线(例如dca总线和dq/dqs总线)，以提高信号完整性并且减少这些总线上的信号反射。本申请的发明人发现用于ca总线的传统静态odt技术在这些访问操作中不能很好的工作。因此，在本申请中提供了一种用于ca总线的新型动态odt技术，其例如可以实施于图1所示的存储器系统100。

图2示出了根据本申请一个实施例中的用于访问存储器系统的方法200。该方法200采用了用于ca总线的caodt技术，并且其可以实施于图1所示的存储器系统100上。图3示出了根据方法200的存储器系统100的一部分信号线/总线上信号的时序图。

在下文中，将参考图1至3具体说明方法200。

具体地，在步骤202，一组cs信号中以存储器组108-0为目标的目标访问cs信号被从存储器控制器102经由dsc0_n信号线提供给rcd106-0。该组cs信号中的其他cs信号可以是非目标访问cs信号，其可以禁止非目标存储器组用于目标访问。在图3所示的示例中，当指示对存储器组108-0进行目标访问时dsc0_n信号线上的目标访问cs信号是低电平有效(有效电平是低电平，而非有效电平是高电平)。可以理解，目标访问cs信号可以是高电平有效，例如当指示对符合lpddr5标准的存储器系统进行目标访问时。dcs0_n信号线上的目标访问cs信号可以在稍后的时间段转发给存储器组108-0，以允许对存储器组108-0进行目标访问。

在步骤204，在接收到目标访问cs信号后，目标rcd106-0可以根据该目标访问cs信号生成目标caodt指令，以开启在耦接到dca总线的其ca输入处的目标caodt。odt指令的生成晚于目标访问cs信号的接收，因为odt指令的生成是基于接收到的目标访问cs信号。例如，接收了目标访问cs信号的目标rcd可以包括解码器。解码器可以将目标访问cs信号解码为用于开启目标caodt的目标caodt指令。在图1所示的实施例中，目标caodt指令可以是目标rcd的内部指令，并且不会被提供给诸如目标存储器组之类的其他部件。在另一些实施例中，本地控制器未被集成在rcd中，或者其被集成在存储器组中，而解码器可以与本地控制器的其他部件形成为存储模块的单独的子模块，或者可以被集成在存储器组中；因此，目标caodt可以被提供给这些部件的ca输入以开启这些部件的目标caodt。

在一些实施例中，耦接到rcd的存储器组接收到非目标访问cs信号时，动态odt机制还可以被应用于rcd。具体地，当rcd接收到非目标访问cs信号时，rcd的解码器可以将非目标访问cs信号解码为非目标caodt指令，用于为其ca输入开启非目标caodt。目标caodt和非目标caodt均为用于ca总线的odt技术，区别在于被切换以用于端接的端接电阻的电阻值不同。

表idsc0_n和dsc1_n编码的完整组合

表i示出了用于图1所示的存储器系统的dcs0_n和dcs1_n编码的完整组合。dcs0_n和dcs1_n信号线均耦接到图1所示的rcd106-0。并且存储器系统可以是符合ddr5标准和其他未来ddr标准的存储器系统，其中cs信号是两时钟周期宽的信号并且低电平有效。ca信号也可以是两时钟周期宽的信号，并且ca总线的每个信号线在每个时钟周期期间传送1比特数据，正如图3所示。对于没有用于缓冲ca信号的rcd的存储器系统，也即存储器系统的存储模块由存储器控制器直接访问，每个存储模块可以具有ca[13:0]总线，其有14根信号线，并因此在每两个时钟周期期间可以经由ca[13:0]总线传送总共至多28比特。至多28比特数据构成了数据访问操作所需的数据访问指令以及访问地址。此外，均为两时钟周期宽的cs信号和ca信号可以分别对准到ck_t总线处提供的时钟信号，以将必需的片选指令、数据访问指令、访问地址等传递给存储模块。对于具有rcd的存储器系统，如图1所示，rcd可以具有用于从存储器控制器接收ca信号的dca[6:0]总线，以及用于输出缓冲的ca信号的qca[13:0]总线。相应地，ca信号可以在每两时钟周期期间在dca[6:0]总线的每个信号线上承载4个比特(也即每个时钟周期两个比特，在上半周期一比特，在下半周期另一比特)，以确保总共至多28比特可以经由rcd的qca[13:0]总线输出给对应的存储器组。此外，对于使用单时钟周期ca信号来承载ca指令并且没有用于缓冲ca信号的rcd的lpddr5存储器系统，耦接到存储器系统的存储模块的ca[6:0]总线的每个信号线可以在每个时钟周期传送两比特数据，也即在该时钟周期的上半周期传送一比特，而在该时钟周期的下半周期传送另一比特，从而在每个时钟周期可以经由ca[6:0]总线传送总共最多14比特(参见图4)。应当注意的是，ca总线(dca/qca)中包括的信号线的数量不影响本申请的范围。

如表i所示，当在两个连续时钟周期内在dcs0_n或dcs1_n信号线中的任一个或两个上接收到值“10”时，该cs信号是非法的。除此之外，在两个连续时钟周期内在dcs1_n信号线上接收到值“01”时，将执行对存储器组108-1的目标访问；而当在两个连续时钟周期内在dcs0_n信号线上接收到值“01”时，将执行对存储器组108-0的目标访问。在这种情况下，可以为rcd106-0开启目标caodt。此外，当在两个连续时钟周期内在dcs0_n和dcs1_n信号线上均接收到值“00”或“11”时，将执行对存储器组108-0和108-1的非目标访问。相应地，可以为rcd106-0开启非目标caodt。

仍参考图1和2，在步骤206，晚于目标访问cs信号，经由dca总线将用于寻址和访问目标存储器组108-0的多个存储器单元的ca信号从存储器控制器102提供给rcd106-0到106-1。

正如前述，在接收到目标访问cs信号后，目标rcd需要一段时间来通过解码目标访问cs信号或以其他方式来生成目标caodt指令。如果ca信号与目标访问cs信号同时被从存储器控制器传送到目标rcd，至少在目标rcd开始接收到ca信号的时刻，目标caodt不能工作，并且可能在接收到的ca信号中引入不需要的噪声。因此，在步骤206，ca信号被晚于目标访问cs信号提供，从而允许目标rcd留有足够的时间生成目标caodt指令。例如，ca信号可以比dsc0_n信号线上的目标访问cs信号晚n个(dck_t总线上的时钟信号的)时钟周期被提供给目标rcd，其中n为正整数。在一些例子中，n可以是可编程的值，其可以根据存储器系统的rcd的处理能力来编程。例如，如果rcd具有较强的信号处理能力，那么n可以被设置为较小的值；否则n可以被设置为较大的值，以给rcd留有足够的时间来生成目标caodt指令。

这样，目标rcd对ca信号的接收应当始终不早于目标rcd的目标caodt的开启。此外，目标caodt应当至少维持一段时间，在这段时间内ca信号正被目标rcd接收。在一些优选的实施例中，在rcd接收ca信号之前的建立时间并且直到接收到ca信号之后的保持时间，目标caodt指令可以为目标rcd开启目标caodt。相应地，在接收ca信号的整个过程中，目标caodt可以被保持稳定。

正如前述，rcd可以在其所有dsci_n输入处接收非目标访问cs信号，并且相应地，该rcd是非目标rcd。对于非目标rcd，非目标caodt可以在其ca输入处被开启。在一些实施例中，非目标caodt可以被设置为默认odt，只有在接收到目标访问cs信号时才会被切换为目标caodt。除了目标caodt被开启用于接收ca信号，caodt都被设置为非目标caodt。

在图3所示的实施例中，目标访问cs信号和非目标访问cs信号均为两时钟周期宽，其例如符合例如ddr5标准。图4示出了符合lpddr5标准的存储器系统的一部分信号线/总线上的信号的时序图。具体地，目标访问和非目标访问cs信号是一个时钟周期宽的信号，并且是高电平有效。ca信号也在一个时钟周期内传送。该存储器系统的目标caodt和非目标caodt设置与符合ddr5标准的存储器系统的设置类似，在此不再赘述。

应当注意，尽管在上文详细描述中提及了用于访问存储器系统的方法的一些步骤，以及存储系统的若干模块或子模块，但是这种划分仅仅是示例性的而非强制性的。实际上，根据本申请的实施例，上文描述的两个或更多模块的特征和功能可以在一个模块中具体化。反之，上文描述的一个模块的特征和功能可以进一步划分为由多个模块来具体化。

本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措词“包括”不排除其他的元素和步骤，并且措辞“一”、“一个”不排除复数。在本申请的实际应用中，一个零件可能执行权利要求中所引用的多个技术特征的功能。权利要求中的任何附图标记不应理解为对范围的限制。