一种时钟信号补偿电路及功能模块的制作方法

本申请涉及电子电路技术领域，具体而言，涉及一种时钟信号补偿电路及功能模块。

背景技术：

目前，很多功能模块(例如，存储模块，或显示模块等)都具有时钟信号引脚，可以为自身提供时钟信号，无需再外接时钟电路。时钟信号能够为功能模块的正常工作提供参考信号。然而，现有的功能模块的时钟信号易受到干扰致使功能模块通讯中断或数据丢失，进而无法正常工作，例如，致使flash存储模块在线烧录程序失败，或致使显示模块显示异常。

技术实现要素：

本申请实施例的目的在于提供一种时钟信号补偿电路及功能模块，以改善上述“时钟信号受干扰导致功能模块通讯中断、数据丢失”的问题。

本实用新型是这样实现的：

第一方面，本申请实施例提供一种时钟信号补偿电路，包括：第一补偿电路，所述第一补偿电路包括第一电容，所述第一电容的一端与功能模块的时钟信号引脚连接，所述第一电容的另一端接地；所述第一电容用于对时钟信号的波形进行补偿；其中，当所述功能模块的时钟频率的范围在0～300mhz时，所述第一电容的容值范围在0～100pf。

在本申请中，通过提供一种时钟信号补偿电路，该时钟信号补偿电路通过连接至功能模块的时钟信号引脚，以补偿矫正时钟信号的波形，进而解决了功能模块因时钟信号受到干扰而导致通讯中断、数据丢失进而导致功能模块运行不稳定的问题。

结合上述第一方面提供的技术方案，在一些可能的实现方式中，所述第一补偿电路还包括第二电容，所述第二电容与所述第一电容串联。

结合上述第一方面提供的技术方案，在一些可能的实现方式中，所述时钟信号补偿电路还包括第二补偿电路，所述第二补偿电路包括第三电容，所述第三电容与所述第一电容并联，所述第一电容的一端与所述第三电容的一端连接后与所述时钟信号引脚连接，所述第一电容的另一端与所述第三电容的另一端连接后接地。

结合上述第一方面提供的技术方案，在一些可能的实现方式中，所述第一电容为瓷介电容。

在本申请中，采用瓷介电容，能够提供更好消除干扰，对于时钟信号的波形的补偿矫正效果更好。

结合上述第一方面提供的技术方案，在一些可能的实现方式中，时钟频率与所述第一电容的容值呈反相关。

结合上述第一方面提供的技术方案，在一些可能的实现方式中，所述第一电容为可变电容。

在本申请中，第一电容为可变变容，可变电容可以实现对电容容值的微调，进而提高对时钟信号的波形矫正的准确度。

第二方面，本申请实施例提供一种功能模块，所述功能模块的时钟信号引脚与上述第一方面提供实施例和/或结合上述第一方面的一些可能的实施方式的时钟信号补偿电路连接。

结合上述第二方面提供的技术方案，在一些可能的实现方式中，所述功能模块为存储模块。

由于存储模块在少数情况会因时钟信号受到干扰，进而导致存储模块在工作时出现通讯中断、数据丢失等现象。因此，在本申请中，通过在存储模块的时钟引脚上接入时钟信号补偿电路，补偿矫正了时钟信号的波形，进而解决了存储模块在工作时出现通讯中断、数据丢失等现象的问题。

结合上述第二方面提供的技术方案，在一些可能的实现方式中，所述存储模块的保护管脚外接一保护电阻，所述保护电阻的另一端与电源连接。

结合上述第二方面提供的技术方案，在一些可能的实现方式中，所述功能模块为显示模块。

由于显示模块在少数情况因时钟信号受到干扰，进而导致显示模块出现通讯中断，数据丢失的问题。因此，在本申请中，通过在显示模块的时钟引脚上接入时钟信号补偿电路，补偿矫正了时钟信号的波形，进而解决了显示模块出现通讯中断，数据丢失的问题。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的一种时钟信号补偿电路的电路结构图。

图2为本申请实施例提供的另一种时钟信号补偿电路的电路结构图。

图3为本申请实施例提供的又一种时钟信号补偿电路的电路结构图。

图4为本申请实施例提供的一种时钟频率与电容容值的关系示意图。

图5为本申请实施例提供的一种flash存储模块的电路结构图。

图6为本申请实施例提供的另一种flash存储模块的电路结构图。

图7为本申请实施例提供的又一种flash存储模块的电路结构图。

图8为本申请实施例提供的一种显示模块lcd的电路结构图。

图标：10-第一补偿电路；20-第二补偿电路。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

目前，很多功能模块(例如，存储模块，或显示模块等)都具有时钟信号引脚，可以为自身提供时钟信号，无需再外接时钟电路。时钟信号能够为功能模块的正常工作提供参考信号。然而，现有的时钟电路的时钟信号易受到干扰致使功能模块通讯中断或数据丢失，进而无法正常工作，例如，发明人在产品研发过程中发现，少数包含flash存储模块的产品在在线烧录程序的过程中常常失败，出现数据丢失，显示异常等现象。基于这一现象，发明人经过研究发现，主要是flash存储模块的时钟信号受到干扰所导致的。

鉴于上述问题，本申请发明人经过研究探索，提出以下实施例以解决上述问题。

请参阅图1，本申请实施例提供一种时钟信号补偿电路，适用于各种具有时钟信号引脚的功能模块。

其中，时钟信号补偿电路包括第一补偿电路10，该第一补偿电路10包括第一电容c1，第一电容c1的一端与功能模块的时钟信号引脚(clk)连接，第一电容c1的另一端接地(gnd)。

请参阅图2，可选地，第一补偿电路10还包括第二电容c2，第一电容c1与第二电容c2串联。第一电容c1的一端与功能模块的时钟信号引脚(clk)连接，第一电容c1的另一端与第二电容c2的一端连接，第二电容c2的另一端接地(gnd)。需要说明的是，在本文中，第一和第二仅仅用来将一个实体与另一个实体区分开来，而不一定要求或者暗示这些实体之间存在任何这种实际的关系或者顺序。在其他实施例中，也可以是第二电容c2的一端与功能模块的时钟信号引脚(clk)连接，第二电容c2的另一端与第一电容c1的一端连接，第一电容c1的另一端接地(gnd)。本申请在此不作限定。

当然，在其他实施例中，也可以在第一补偿电路10中串联多个电容，比如在第一补偿电路10中串联4个电容，又比如在第一补偿电路10中串联8个电容。对于串联电容的数量本申请不作限定。

请参阅图3，可选地，该时钟信号补偿电路还包括第二补偿电路20，第二补偿电路20包括第三电容c3。该第三电容c3与第一电容c1并联，第一电容c1的一端与第三电容c3的一端连接后与功能模块的时钟信号引脚(clk)连接，第一电容c1的另一端与第三电容的c3的另一端连接后接地(gnd)。也即第一电容c1与第三电容c3的一端共同接入功能模块的时钟信号引脚(clk)，第一电容c1与第三电容c3的另一端共同接地。

当然，在其他实施例中，该时钟信号补偿电路还可以包括多个子补偿电路，每个子补偿电路中均包括一电容，每个子补偿电路中的电容之间并联。可选地，在其他实施例中，每个子补偿电路中还可以包括多个电容。

需要说明的，本申请实施例提供的时钟信号补偿电路可以适用于不同的功能模块，对于不同的功能模块，所提供的电容的容值与各功能模块的时钟频率呈反相关，即功能模块的时钟频率越高，对应的时钟信号补偿电路中的电容容值越小。具体的，请参阅图4，图4示出的是各功能模块的时钟频率与电容容值的关系示意图，横轴为电容的容值，纵轴为时钟频率(单位hz)，需要说明的是，图4主要体现的是电容的容值与各功能模块的时钟频率呈反相关，而并不限定功能模块的时钟频率与电容容值的唯一对应关系。

如图4所示，在本实施例中，当功能模块的时钟频率的范围在0～300mhz时，电容容值的范围在0～100pf。

此处的电容容值指的是时钟信号补偿电路中的电容的总容值，当时钟信号补偿电路为图1所示出的时钟信号补偿电路时(即当第一补偿电路仅包括第一电容c1时)，电容容值为第一电容的容值，即电容容值为c1。当时钟信号补偿电路为图2所示出的时钟信号补偿电路时(即当第一补偿电路包括两个串联的第一电容c1和第二电容c2时)，电容容值c的计算公式当时钟信号补偿电路为图3所示出的时钟信号补偿电路时(即当时钟信号补偿电路包括两个并联的第一电容c1和第三电容c3时)，电容容值c的计算公式为c＝c1+c3。

在本申请实施例中，所选取的第一电容c1为瓷介电容。瓷介电容是一种具有小的正电容温度系数的电容器，用于高稳定振荡回路中，作为回路电容器，典型作用可以消除高频干扰。在具体元件连接时，瓷介电容的放置位置可靠近对应的功能模块，防止其他模块对于瓷介电容的干扰，进而保证瓷介电容对于波形的补偿矫正。

本申请实施例中，采用瓷介电容，能够更好地消除干扰，对于波形的补偿矫正效果更好。

可以理解的是，在其他实施例中，第一电容c1还可以是可变电容。可变电容即可变电容器，是电容量可在一定范围内调节的电容器。可变电容可以实现对电容容值的微调，进而提高对时钟信号的波形矫正的准确度。

下面结合具体的功能模块进行说明，请参阅图5，图5为本申请实施例提供的一种flash存储模块的电路结构图。flash存储模块的时钟引脚与时钟信号补偿电路连接，该第一补偿电路10包括第一电容c1，第一电容c1的一端与flash存储模块的时钟信号引脚(clk)连接，第一电容的另一端接地(gnd)。

由于flash存储模块在少数情况会因时钟信号受到干扰，进而导致flash存储模块在在线烧录程序时出现通讯中断、数据丢失等现象。因此，在本申请实施例中，通过在flash存储模块的时钟引脚(clk)上接入包含第一电容c1的时钟信号补偿电路，补偿矫正了时钟信号的波形，进而解决了flash存储模块在在线烧录程序时因时钟信号受到干扰而出现通讯中断、数据丢失等异常现象的问题。

可选地，上述flash存储模块的型号为w25q64bvssig。其中，该flash存储模块的cs引脚为片选引脚，低电平有效，在片选引脚cs处接入第一电阻r1。第一电阻r1的一端与片选引脚cs连接，第一电阻r1的另一端与3.3v电源连接。该flash存储模块的wp引脚为保护管脚，有效电平为低电平，保护管脚wp接入第二电阻r2。第二电阻r2的一端与保护管脚wp连接，第二电阻r2的另一端与3.3v电源连接。该flash存储模块的hold引脚为保持引脚，低电平有效。在保持引脚hold接入第三电阻r3，第三电阻r3的一端与保持引脚hold连接，第三电阻r3的另一端与3.3v电源连接。在本申请实施例中，第一电阻r1、第二电阻r2以及第三电阻r3的均为保护电阻，且阻值均为10k欧姆。在其他实施例中，第一电阻r1、第二电阻r2以及第三电阻r3的阻值也可以为其他的数值，第一电阻r1、第二电阻r2以及第三电阻r3的阻值可以相同，也可以不相同，在此，都不作限定。

其中，该flash存储模块的do引脚为串行数据输出引脚。flash存储模块的dio引脚为串行数据输入引脚。

具体的，当采用型号为w25q64bvssig的flash存储模块时，w25q64bvssig的时钟频率最高可达80mhz，因此，第一电容的容值为18pf。

可选地，上述的flash存储模块的时钟信号引脚也可以与如图2所示出的时钟信号补偿电路连接，具体的，请参阅图6，图6为本申请实施例提供的另一种flash存储模块的电路结构图。flash存储模块的时钟引脚与时钟信号补偿电路连接。时钟信号补偿电路中的第一补偿电路10包括第一电容c1和第二电容c2，第一电容c1与第二电容c2串联。第一电容c1的一端与flash存储模块的时钟信号引脚(clk)连接，第一电容c1的另一端与第二电容c2的一端连接，第二电容c2的另一端接地(gnd)。

需要说明的是，当时钟补偿电路包括两个串联的第一电容c1和第二电容c2时，第一电容c1和第二电容c2的总容值需要满足图4示出的时钟频率与电容容值的关系。而不是第一电容c1或者第二电容c2中的其中一个电容容值满足图4示出的时钟频率与电容容值的关系。比如采用型号为w25q64bvssig的flash存储模块时，需要电容容值为18pf的电容，此时的电容容值为18pf是第一电容c1和第二电容c2的总容值，根据电容容值c的计算公式以及电容容值c为18pf即可对应选取合适容值的第一电容c1和第二电容c2。

可选地，上述的flash存储模块的时钟信号引脚也可以与图3所示出的时钟信号补偿电路连接，具体的，请参阅图7，图7为本申请实施例提供的又一种flash存储模块的电路结构图。flash存储模块的时钟引脚与时钟信号补偿电路连接，该时钟信号补偿电路包括第一补偿电路10和第二补偿电路20。第一补偿电路10包括第一电容c1，第二补偿电路20包括第三电容c3，该第三电容c3与第一电容c1并联，第一电容c1的一端与第三电容的c3的一端连接后与flash存储模块的时钟信号引脚(clk)连接，第一电容c1的另一端与第三电容的c3的另一端连接后接地(gnd)。也即第一电容c1与第三电容c3的一端共同接入flash存储模块的时钟信号引脚(clk)，第一电容c1与第三电容c3的另一端共同接地。

需要说明的是，当时钟信号补偿电路包括两个并联的第一电容c1和第三电容c3时，第一电容c1和第三电容c3的总容值需要满足图4示出的时钟频率与电容容值的关系。而不是第一电容c1或者第三电容c3中的其中一个电容容值满足图4示出的时钟频率与电容容值的关系。比如采用型号为w25q64bvssig的flash存储模块时，需要电容容值为18pf的电容，此时的电容容值为18pf是第一电容c1和第三电容c3的总容值，根据电容容值c的计算公式c＝c1+c3以及电容容值c为18pf即可对应选取合适容值的第一电容c1和第三电容c3。

在本申请实施例中，通过在flash存储模块的时钟引脚(clk)上接入电容，补偿矫正了时钟信号的波形，进而解决了flash存储模块在在线烧录程序时因时钟信号受到干扰而出现通讯中断、数据丢失等现象的问题。

下面对另一种功能模块进行说明，请参阅图8，图8为本申请实施例提供的一种显示模块lcd的电路结构图。显示模块lcd的时钟引脚与时钟信号补偿电路连接。该时钟信号补偿电路包括第一补偿电路10。该第一补偿电路10包括第一电容c1，第一电容c1的一端与显示模块lcd的时钟信号引脚(dclk)连接，第一电容的另一端接地。

可选地，显示模块lcd的时钟频率可达12mhz，因此，第一电容c1的容值为33pf。结合上述flash存储模块的实施例可知，电容的容值与功能模块的时钟频率呈反相关。

由于显示模块在少数情况会因时钟信号受到干扰，进而导致显示模块出现通讯中断，数据丢失的问题。因此，在本申请中，通过在显示模块的时钟引脚上接入电容，补偿矫正了时钟信号的波形，进而解决了显示模块因时钟信号受到干扰而出现通讯中断，数据丢失的问题。

可以理解的是，显示模块的时钟信号引脚也可以与图2所示的时钟信号补偿电路连接，也可以与图3所示的时钟信号补偿电路连接，具体的连接方式和原理与上述flash存储模块相同，为了避免累赘，在此不再继续阐述，相同部分互相参考即可。

需要说明的是，本申请实施例提供的时钟信号补偿电路还可以适用于其他的功能模块，比如驱动模块，或者各类包含时钟信号引脚的芯片。在此，不再继续列举。

在本文中，诸如第一、第二和第三之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。