存储器系统的制作方法

1.实施方式涉及一种存储器系统。


背景技术：

2.已知一种作为半导体存储装置的nand(not-and：与非)型闪存。
3.[以往技术文献]
[0004]
[专利文献]
[0005]
专利文献1：美国专利8913448号说明书


技术实现要素：

[0006]
[发明所要解决的问题]
[0007]
实施方式提供一种能提高数据的读出可靠性的存储器系统。
[0008]
[解决问题的技术手段]
[0009]
实施方式的存储器系统具备：半导体存储器；及控制器，给出从所述半导体存储器读出数据的指示；且所述半导体存储器具备：存储器单元晶体管，保持数据；输出电路，对从所述存储器单元晶体管读出的数据，进行用来输出到所述控制器的处理；及数据产生电路，产生第1数据；且在读出所述数据时，所述控制器在所述输出电路进行所述处理的第1期间内将第1信号输出到所述半导体存储器，所述半导体存储器基于所述第1信号产生第2信号，在第1期间与第2期间的期间内，将所述第1数据与所述第2信号一起输出到所述控制器，在所述第2期间结束后，所述半导体存储器将从所述存储器单元晶体管读出的数据与所述第2信号一起输出到所述控制器。
附图说明
[0010]
图1是概念性表示实施方式的存储器系统的整体构成的框图。
[0011]
图2是表示nand型闪存的构成例的框图。
[0012]
图3是表示nand型闪存的存储器单元阵列的构成例的电路图。
[0013]
图4是表示输出电路的构成例的框图。
[0014]
图5是与实施方式比较的对象例的流程图。
[0015]
图6a是用来对与实施方式比较的对象例的数据输出动作进行说明的时序图。
[0016]
图6b是用来对第1实施方式的数据输出动作的电源输出的稳定化进行说明的时序图。
[0017]
图7是用来对第1实施方式的数据输出动作的电源输出的稳定化进行说明的流程图。
[0018]
图8是表示第1设定例的待机时间及延迟时间的各信号的时序的时序图。
[0019]
图9是表示第2设定例的待机时间及延迟时间的各信号的时序的时序图。
[0020]
图10是表示第3设定例的待机时间及延迟时间的各信号的时序的时序图。
[0021]
图11是表示第4设定例的待机时间及延迟时间的各信号的时序的时序图。
[0022]
图12是用来对第2实施方式的数据输出动作的电源输出的稳定化进行说明的流程图。
[0023]
图13是用来对第3实施方式的数据输出动作的电源输出的稳定化进行说明的流程图。
[0024]
图14是用来对第4实施方式的数据输出动作的电源输出的稳定化进行说明的流程图。
[0025]
图15是表示第5实施方式的电待机时间及延迟时间的各信号的时序的时序图。
具体实施方式
[0026]
以下，参考附图对实施方式进行说明。
[0027]
实施方式例示用来将发明的技术思想具体化的装置。附图是示意性或概念性的，各附图的尺寸及比例等未必与实物相同。而且，并非利用构成要件的形状、构造、配置等，特定本发明的技术思想。另，在以下的说明中，对具有大致相同的功能及构成的构成要件标注相同符号，并省略详细说明。
[0028]
[第1实施方式]
[0029]
对第1实施方式的存储器系统进行说明。
[0030]
＜存储器系统整体构成＞
[0031]
图1是概念性表示本实施方式的存储器系统1的整体构成的构成图。
[0032]
本实施方式的存储器系统1至少具备半导体存储器3、与控制所述半导体存储器3的存储器控制器(控制器)2。在本实施方式中，半导体存储器3只要为非易失性存储器即可，优选为例如nand型闪存。在以下的说明中，对作为半导体存储装置应用到nand型闪存3的例进行说明。
[0033]
能将所述存储器控制器2与nand型闪存3组合而构成1个半导体装置。作为它的一例，有sd(secure digital：安全数字)
tm
卡等存储卡、或ssd(solid state drive：固态驱动器)等。另外，存储器控制器2能使用soc(system on chip：片上系统)等。
[0034]
nand型闪存3具备多个存储器单元晶体管，且非易失地存储数据。存储器控制器2通过nand总线连接于nand型闪存3。此外，存储器控制器2通过主机总线也与外部的主机机器4连接。所述存储器控制器2控制nand型闪存3，且响应从主机机器4接收到的命令，对nand型闪存3进行存取。主机机器4为例如数字相机或个人计算机等，主机总线为依据例如sd
tm
接口的总线。nand总线进行依据nand接口的信号收发。
[0035]
＜存储器控制器2的构成＞
[0036]
参考图1，对存储器控制器2的构成的细节进行说明。
[0037]
存储器控制器2控制nand型闪存3。作为具体例，存储器控制器2进行将数据写入到nand型闪存3，并从nand型闪存3读出已存储的数据的控制。
[0038]
存储器控制器2具备主机接口电路(主机i/f)5、内置存储器(ram：random access memory(随机存取存储器))6、处理器(cpu：central processing unit(中央处理单元))7、缓冲存储器8、nand接口电路(nandi/f)9、及ecc(error checking and correcting：错误检查与校正)电路10。此外，根据设计，也搭载着其他各种构成部位。
[0039]
主机接口电路5经由主机总线与主机机器4连接，并将从主机机器4接收到的命令及数据分别传送到处理器7及缓冲存储器8。而且，根据处理器7的命令，将缓冲存储器8内的数据传送到主机机器4。
[0040]
处理器7控制存储器控制器2整体的动作。例如，处理器7在从主机机器4接收到写入数据的命令时，根据所述接收，对nand接口电路9发行写入命令。数据的读出及抹除时也同样。而且，处理器7执行损耗均衡等用来管理nand型闪存3的各种处理。另外，以下说明的存储器控制器2的动作可通过处理器7执行软件(固件)而实现，或者也可由硬件实现。
[0041]
nand接口电路9经由nand总线与nand型闪存3连接，且负责与nand型闪存3的通信。且，nand接口电路9基于从处理器7接收到的命令，对nand型闪存3发送及接收各种信号。缓冲存储器8临时保持写入数据或读出数据。
[0042]
内置存储器(ram)6为例如dram(dynamic random access memory：动态随机存取存储器)或sram(static random access memory：静态随机存取存储器)等半导体存储器，且作为处理器7的作业区域使用。且，内置存储器6保持用来管理nand型闪存3的固件或各种管理表格等。
[0043]
ecc电路10进行存储在nand型闪存3的数据相关的错误检测及错误校正处理。也就是说，ecc电路10在写入数据时产生错误校正码，并将其给到写入数据，在读出数据时，将错误校正码解码。
[0044]
＜nand型闪存的nand总线＞
[0045]
参考图2，对nand总线进行说明。
[0046]
存储器控制器2与nand型闪存3通过nand总线连接。nand总线包含多条信号线，分成与连接于输入输出电路12的输入输出用焊盘群21连接的信号线群、及与连接于逻辑控制电路13的逻辑控制用焊盘群22连接的信号线群。
[0047]
所述信号线进行依据nand接口的芯片启用信号/ce、指令锁存启用信号cle、地址锁存启用信号ale、写入启用信号/we、读取启用信号/re、写入保护信号/wp、及就绪/忙碌信号/rb、数据信号dq、数据选通信号dqs、以及/dqs的收发。信号cle、ale、/we、/re、及/wp由nand型闪存3接收。而且，信号/rb及信号/ce分别由nand型闪存3接收。
[0048]
芯片启用信号/ce是用来启用nand型闪存3的信号。指令锁存启用信号cle能将作为数据信号dq发送的指令cmd锁存到后述的寄存器15的指令寄存器15a。信号cle将信号cle为“h(高(high))”电平的期间流入到nand型闪存3的信号dq为指令cmd的情况通知到nand型闪存3。信号dq为例如8位(bit)的信号。
[0049]
地址锁存启用信号ale能将作为数据信号dq发送的地址add锁存到后述的寄存器15的地址寄存器15b。信号ale将信号ale为“h”电平的期间发送到nand型闪存3的信号dq为地址add的情况通知到nand型闪存3。写入启用信号/we使之能写入。信号/we指示将信号/we为“l(低(low))”电平的期间发送到nand型闪存3的信号dq提取到nand型闪存3。
[0050]
读取启用信号re及/re指示对nand型闪存3输出数据信号dq，用于例如控制输出信号dq时的nand型闪存3的动作时序。写入保护信号/wp对nand型闪存3指示禁止数据写入及抹除。就绪/忙碌信号/rb分别表示nand型闪存3是就绪状态(受理来自外部的命令的状态)，还是忙碌状态(不受理来自外部的命令的状态)。
[0051]
数据信号dq为例如8位的信号。信号dq为在nand型闪存3与存储器控制器2之间收
发的数据的实体，包含指令cmd、地址add、及数据dat。能用作基准信号的双向数据选通信号dqs及/dqs用于例如控制信号dq下的nand型闪存3的动作时序。
[0052]
＜nand型闪存的构成＞
[0053]
接下来参考图2，对nand型闪存3的构成例进行说明。
[0054]
nand型闪存3具备存储器单元阵列11、输入输出电路12、逻辑控制电路13、寄存器15、序列发生器16、电压产生电路17、驱动器18、行译码器19、感测放大器20、输入输出用焊盘群21、及逻辑控制用焊盘群22、数据产生电路14等。
[0055]
存储器单元阵列11具备多个块blk(blk0、blk1、
……
)。块blk包含与字线及位线建立关联的多个非易失性存储器单元晶体管(未图示)。块blk为例如数据的抹除单位，同一块blk内的数据被统一抹除。各块blk具备多个串单元su(su0、su1、
……
)。在各串单元su内，具备多个nand串ns。另外，存储器单元阵列11内的块数、1块blk内的串单元us数、1串单元su内的nand串数能设定为任意数。
[0056]
＜存储器单元阵列的构成＞
[0057]
接下来，参考图3，对nand型闪存3的存储器单元阵列的构成进行说明。图3表示存储器单元阵列11中的1个块blk的电路。
[0058]
如图3所示，各串单元su由nand串ns的集合构成。nand串ns中的每一个具备例如64个存储器单元晶体管mt(mt0～mt63)、选择晶体管st1、及选择晶体管st2。另外，1个nand串ns内所包含的存储器单元晶体管mt的个数不限于64个，也可为8个、16个、96个等，它的个数并无限定。存储器单元晶体管mt具备包含控制栅极与电荷存储层的积层栅极。各存储器单元晶体管mt串联连接于选择晶体管st1及st2之间。另外，以下说明的连接，不仅包含被连接的要件彼此抵接的电性连接，也包含在至少2个要件间介存其它能导电的要件、例如布线(金属布线、多晶硅布线等)的情况。
[0059]
在任意块blk内，串单元su0～su3的选择晶体管st1的栅极分别连接于选择栅极线sgd0～sgd3。而且，块blk内的所有串单元su的选择晶体管st2的栅极共通连接于选择栅极线sgs。同一块blk内的存储器单元晶体管mt0～mt7的控制栅极分别连接于字线wl0～wl7。也就是说，相同地址的字线wl共通连接于同一块blk内的所有串单元su，选择栅极线sgs共通连接于同一块blk内的所有串单元su。另一方面，选择栅极线sgd只连接于同一块blk内的1个串单元su。
[0060]
而且，在存储器单元阵列11内矩阵状配置的nand串ns中位于同一行的nand串ns的选择晶体管st1的另一端连接于m个位线bl(bl0～bl(m-1)(m为自然数))中的任一个。而且，位线bl跨及多个块blk，共通连接于同一列的nand串ns。
[0061]
而且，选择晶体管st2的另一端连接于源极线sl。源极线sl跨及多个块blk，共通连接于多个nand串ns。
[0062]
如上所述，数据的抹除例如对位于同一块blk内的存储器单元晶体管mt统一进行。对此，数据的读出动作及写入动作能就任一块blk的任一串单元su中共通连接于任一字线wl的多个存储器单元晶体管mt统一进行。此种在1个串单元su中共用字线wl的存储器单元晶体管mt的组称为例如单元部件cu。也就是说，单元部件cu为能统一执行写入动作、或读出动作的存储器单元晶体管mt的组。
[0063]
另外，1个存储器单元晶体管mt能保持例如多位数据。且，在同一单元部件cu内，由
存储器单元晶体管mt中的每一个保持在相同位的1位的集合称为「页面」。也就是说，「页面」也能定义为形成于同一单元部件cu内的存储器单元晶体管mt的组的存储器空间的一部分。1页面为例如128kbit(千位)(16kbyte(千字节))。
[0064]
返回到图2继续说明。输入输出电路12至少具备输入电路12a、输出电路12b、及控制电路12c。输入输出电路12与存储器控制器2收发数据信号dq。输入输出电路12将输入到输入输出用焊盘群21的信号dq所包含的指令cmd及地址add分别传送到寄存器15的指令寄存器15a及地址寄存器15b。而且，输入输出电路12将输入到输入输出用焊盘群21的信号dq所包含的写入数据dat传送到感测放大器20的数据寄存器20b，同时将从感测放大器20的数据寄存器20b传送的读出数据dat传送到输入输出用焊盘群21。
[0065]
图4为输出电路12b的电路图。如图所示，输出电路12b包含着移位寄存器单元31a与多工器(mux)31d[选择电路]。移位寄存器单元31a具备由串联连接的多个正反器31c构成的移位寄存器31b[保持电路]。移位寄存器31b配置在信号线dq0～dq7中的每一个，且分别临时保持数据。正反器31c的数量根据信号dq的时序控制适当设定，例如为8个。
[0066]
在第一段(图4的纸面的最右侧的)正反器31c的输入端子d，连接多工器31d的多个输入端子中的1个，它的输出端子q连接于下一段正反器31c的输入端子d。下一段正反器31c的输出端子q连接于再下一段的正反器31c的输入端子d，以下同样地连接。最后段的正反器31c的输出端子q连接于信号线dq0～dq7中的1个(图4的例中为信号线dq0)。在各正反器31c的时钟端子，从序列发生器16输入例如周期不同的内部时钟iclk。各正反器31c在输入到各时钟端子的内部时钟iclk上升的时序，锁存输入的数据。
[0067]
多工器31d选择例如从存储器单元阵列11读出到感测放大器单元20a并储存在数据寄存器20b的1页面(16kbyte)的读出数据dat中的8位并将其传送到移位寄存器单元31a。被传送的8位的数据依序由作为缓冲器发挥功能的正反器31c保持且传送。例如，如果在由移位寄存器31b临时保持读出数据后，存储器控制器2切换读取启用信号re及/re，那么由移位寄存器31b保持的读出数据从最后段的正反器31c的输出端子q以8位为单位作为dq数据输出。也就是说，由输出电路12b，将16kbyte的并联数据转换为8位的串联数据。
[0068]
再次返回到图2继续说明。逻辑控制电路13从存储器控制器2接收信号/ce、cle、ale、/we、/re、及/wp。而且，逻辑控制电路13将信号/rb传送到存储器控制器2，向存储器控制器2通知nand型闪存3是就绪状态还是忙碌状态。
[0069]
逻辑控制电路13包含具备锁相回路(pll：phase-locked loop)电路或延迟锁定回路(dll：delay-locked loop)电路的修正电路13a。修正电路13a具有经由逻辑控制用焊盘群内的焊盘分别修正被输入的信号re及/re等的占空比的功能。所述修正电路13a基于来自序列发生器16的控制信号而修正信号re及/re的占空比，产生修正后的信号re及/re。修正后的信号re及/re被送出到例如输入输出电路12，输入输出电路12在与修正后的信号re及/re对应的时序，切换信号dqs及/dqs。
[0070]
寄存器15具备保持指令cmd的指令寄存器15a及保持地址add的地址寄存器15b。寄存器15将地址add传送到行译码器19及感测放大器20，同时将指令cmd传送到序列发生器16。
[0071]
序列发生器16接收指令cmd，根据基于接收到的指令cmd的序列，控制nand型闪存3整体。而且，序列发生器16将从温度传感器等接收到的温度信息，经由输入输出电路12送出
到存储器控制器2。
[0072]
电压产生电路17基于来自序列发生器16的指示，产生数据的写入、读出、及抹除等动作所需的电压。电压产生电路17将产生的电压供给到驱动器(驱动器组)18。
[0073]
驱动器18基于从寄存器15的地址寄存器15b传送的地址add，将来自电压产生电路17的各种电压供给到行译码器19及感测放大器20。驱动器18基于例如地址中的行地址，对行译码器19供给各种电压。
[0074]
行译码器19接收从寄存器15的地址寄存器15b传送的地址add所包含的行地址，选择基于所述行地址的行的存储器单元晶体管。且，对所选择的行的存储器单元晶体管，经由行译码器19传送来自驱动器18的电压。
[0075]
感测放大器20具备感测放大器单元20a及数据寄存器20b。在读出数据时，例如，感测放大器单元20a读出(感测)从存储器单元晶体管读出到位线的读出数据dat，并将读出的读出数据dat传送到数据寄存器20b。保持在数据寄存器20b的读出数据dat被传送到输出电路12b。在写入数据时，例如，将写入数据dat从输入电路12a传送到数据寄存器20b的写入数据dat，由感测放大器单元20a经由位线写入到存储器单元晶体管。感测放大器20从寄存器15的地址寄存器15b接收地址add所包含的列地址，并输出基于所述列地址的列数据。
[0076]
例如，对应于从存储器控制器2给出的读取指令，感测放大器单元20a从存储器单元晶体管读出数据并将其传送到数据寄存器20b，对应于从存储器控制器2给出的数据输出指令，将数据寄存器20b保持的数据传送到输出电路12b。
[0077]
将从存储器控制器2给出读取指令起，到感测放大器20a从存储器单元阵列11读出数据，并将读出的数据保持在数据寄存器20b的期间称为「期间tr」。期间tr的期间，就绪/忙碌信号r/bn及内部忙碌信号都为“l”电平(就绪状态)。
[0078]
输入输出用焊盘群21将从存储器控制器2接收到的数据信号dq、dqs、及/dqs传送到输入输出电路12。而且，输入输出用焊盘群21将从输入输出电路12发送的信号dq传送到nand型闪存3的外部。
[0079]
逻辑控制用焊盘群22将从存储器控制器2接收到的信号/ce、cle、ale、/we、/re、及/wp传送到逻辑控制电路13。而且，逻辑控制用焊盘群22将从逻辑控制电路13发送的/rb传送到nand型闪存3的外部。
[0080]
数据产生电路14基于例如来自序列发生器16的指示，根据信号dqs及/dqs，从输出电路12b输出虚拟数据。具体来说，存储器控制器2切换读取启用信号re及/re，nand型闪存3接收信号re及/re并产生信号dqs及/dqs。数据产生电路14接收信号dqs及/dqs，产生预设的虚拟数据并将其从输出电路12b输出到存储器控制器2。存储器控制器2在判断为接收到的数据为虚拟数据的情况下，不进行处理，或将之处理为无效数据。
[0081]
虚拟数据可为例如随机样式。或者，虚拟数据可为如55h-aah-55h-aah
……
般，信号线dq0～dq7的各信号在“h”电平与“l”电平重复切换的样式，或者，也可为固定值的数据样式。而且，数据产生电路14也可包含在逻辑控制电路13或输入输出电路12。例如，输入输出电路12的控制电路12c也可具有作为数据产生电路14的功能。
[0082]
接下来，参考图1到图4、及图6，对利用本实施方式的数据产生电路14的虚拟数据输出的，从nand型闪存3向存储器控制器2的数据输出动作的稳定化进行说明。图4表示输出电路12b的一构成例。图6a表示比较例的数据读出的时序图，图6b表示本实施方式的数据读
出的时序图。
[0083]
图6a表示比较例中设定在nand型闪存3的待机时间t
whr2
与延迟时间(等待时间：latency)。比较例的nand型闪存3具有与本实施方式的nand型闪存3同样的电路构成，但与待机时间t
whr2
及延迟时间关联的动作不同。
[0084]
例如，如果从存储器控制器2向nand型闪存3发行读取指令，那么感测放大器20的感测放大器单元20a从存储器单元阵列11读出1页面(例如16kbyte)的数据，数据寄存器20b储存读出的数据。接下来，例如，从存储器控制器2向nand型闪存3发行数据输出指令。数据输出指令为例如包含作为8位信号dq给出的1个或多个指令信号(“05h”及“e0h”)、与作为8位信号dq给出的1个或多个地址信号(列地址add及行地址add)的指令组。
[0085]
如果从存储器控制器2向nand型闪存3发行数据输出指令，那么如图4所示，从数据寄存器20b向输出电路12b传送1页面的数据。输出电路12b的多工器31d从传送的16kbyte的数据依序选择8位数据并将其传送到移位寄存器单元31a，移位寄存器单元31a通过作为缓冲器发挥功能的正反器31c保持8位数据同时进行传送。由此，读出数据临时保持在移位寄存器31b。如果在所述状态切换(toggle)信号re及/re，那么从最后段的正反器31c的输出端子q经由输入输出用焊盘群21将8位的dq数据输出到存储器控制器2。
[0086]
待机时间t
whr2
[第1期间]为例如存从储器控制器2向nand型闪存3发行数据输出指令起，到用来将从存储器单元阵列11读出的16kbyte的读出数据从数据寄存器20b传送到输出电路12b，同时在输出电路12b中将它最初的8位作为dq数据输出到存储器控制器2的准备完成所需的时间。因此，例如，在待机时间t
whr2
的期间内，数据寄存器20b的数据中的最初的8位被传送到输出电路12b的移位寄存器单元31a的最后段的正反器31c，且在经过待机时间t
whr2
后，存储器控制器2开始切换信号re及/re，由此开始向信号线dq0～dq7输出8位dq数据，假设如果不等待待机时间t
whr2
，存储器控制器2便开始切换信号re及/re，那么有可能例如在向连接于信号线dq0～dq7的未图示的输出缓冲器储存8位数据未完成的的状态下输出不完整的数据，或者，输出不期望的数据。
[0087]
也就是说，在比较例中，存储器控制器2对nand型闪存3发行数据输出指令后，如果不等待待机时间t
whr2
，那么无法切换用来对nand型闪存3指示数据输出的信号re及/re。
[0088]
而且，如图6a所示，在比较例中，经过待机时间t
whr2
[第1期间]后，还增加了延迟时间(延迟时间：latency)[第2期间]。
[0089]
如果存储器控制器2开始切换信号re及/re，那么延迟期间t
dqsre
，也开始切换从nand型闪存3发出的信号dqs及/dqs。例如，所述逻辑控制电路13的修正电路13a修正经由逻辑控制用焊盘群22从存储器控制器2输入的信号re及/re的占空比，输入输出电路12基于修正后的信号re及/re产生信号dqs及/dqs。
[0090]
信号dqs及/dqs用于例如控制信号dq下的nand型闪存3的动作时序。因此，nand型闪存3能在例如信号dqs及/dqs开始切换后立即开始有效数据的输出。
[0091]
但是，存储器控制器2刚开始切换信号re及/re后，有时nand型闪存3的电源vdd变得不稳定。因此，例如，为了保留有效数据的输出直到因信号re及/re的切换开始而变得不稳定的电源vdd稳定为止，设定所述延迟时间。开始有效数据的输出的时序从信号dqs及/dqs的切换开始的时序起延迟延迟时间。
[0092]
所述延迟时间为了使电源vdd稳定化优选为长时间，但为了动作高速化优选为短
时间。另外，也有为了确保设置在修正电路(dcc)13a的锁相回路(pll)或延迟锁定回路(dll)等的修正处理，例如占空比修正或时序修正所需的时间而设定所述延迟时间的情况。
[0093]
例如，序列发生器16对信号re及/re中的任一个、或信号dqs及/dqs中的任一个进行计数，在达到特定的计数次数后，开始从数据寄存器20b传送到输出电路12b的数据(有效数据)的输出。
[0094]
图5是表示比较例的数据输出的流程图。
[0095]
首先，在比较例中，通过预先从存储器控制器2发行的读取指令，感测放大器20的感测放大器单元20a从存储器单元阵列11读出数据，例如1页面16kbyte的数据，由数据寄存器20b储存读出的数据。在所述状态下，存储器控制器2切换信号/we，经由数据信号线dq0～dq7发行数据输出指令(步骤s1)。所述指令被输出到感测放大器20，且从信号/we的切换停止的时点起，开始预设的时间测量(步骤s2)。与此并行，在nand型闪存3中，从数据寄存器20b对输出电路12b内的多工器31d传送读出数据(步骤s3)。在待机时间t
whr2
的期间，多工器32d以例如8位为单位选择16kbyte的数据，并将其传送到移位寄存器单元31a。在所述待机时间t
whr2
的期间(步骤s4：否(no))，无法保证输出电路12b能向存储器控制器2输出数据的准备已完成。因此，存储器控制器2在待机时间t
whr2
的期间，不开始切换读取启用信号re及/re。
[0096]
然后，如果待机时间t
whr2
的期间结束(步骤s4：是(yes))，那么输出电路12b能向存储器控制器2输出数据的准备已完成，因此存储器控制器2开始切换读取启用信号re及/re(步骤s5)。接收到切换信号re及/re的nand型闪存3开始切换信号dqs及/dqs。接收到切换信号dqs及/dqs的数据产生电路14使预设的虚拟数据从输出电路12b输出。
[0097]
输出电路12b例如在预设的延迟时间的期间，将无效的虚拟数据输出到信号线dq0～dq7，在预设的延迟时间结束后，将储存在移位寄存器单元31a的数据输出到信号线dq0～dq7(步骤s6)。与所述输出协动，能从数据寄存器20b对输出电路12b的多工器31d持续传送数据(步骤s7)。此外，从输出电路12b对存储器控制器2输出数据。
[0098]
在所述比较例中，从存储器控制器2发行数据输出指令起，到从nand型闪存3输出最初的有效的8位数据为止的时间，至少包含nand型闪存3的内部数据传送处理所需的待机时间t
whr2
、与为了等待对应于信号re及/re的切换而变得不稳定的电源vdd稳定所需的延迟时间。例如，如果延迟时间较短，那么在电源vdd的输出稳定之前开始数据输出，因此输出的数据的电平可能变得不稳定。
[0099]
接下来，参考图6b所示的时序图及图7所示的流程图，对第1实施方式的数据产生电路14的数据输出进行说明。另，对与所述的图6a所示的时序图及图5所示的流程图的动作同等的动作，有标注相同的步骤编号而简化说明的情况。
[0100]
在本实施方式中，存储器控制器2在经过比nand型闪存3的内部数据传送处理所需的待机时间t
whr2
短的待机时间t
whr2’后，开始切换信号re及/re。且，在nand型闪存3中，输入输出电路12基于从存储器控制器2接收到的信号re及/re产生信号dqs及/dqs并将其输出到输出电路12b，同时数据产生电路14基于信号dqs及/dqs产生虚拟数据并将其输出到输出电路12b。输出电路12b在延迟时间的期间，向存储器控制器2输出虚拟数据。存储器控制器2不对接收到的虚拟数据作出应对。不作出应对能谋求电源输出的稳定。虚拟数据可为例如随机样式、或预设的数据样式，并无特别限定。
[0101]
在本实施方式中，在说明数据输出动作时，也事先设为存储器控制器2发行读取指令，从存储器单元阵列11读出期望的数据，并储存在数据寄存器20b。
[0102]
首先，存储器控制器2对nand型闪存3发行数据输出指令(步骤s1)。所述数据输出指令为包含作为8位的信号dq给出的第1指令信号“05h”、列地址信号add、行地址信号add、及第2指令信号“e0h”的指令组。存储器控制器2配合数据输出指令的发行，以时间t
wc
的周期切换信号/we。
[0103]
接下来，存储器控制器2发行数据输出指令，同时开始时间测量(步骤s2)。然后，存储器控制器2在待机时间t
whr2
的期间内，也就是经过比待机时间t
whr2
短的t
whr2’后，以时间t
rc
的周期切换信号re及/re(步骤s5)。待机时间t
whr2
的期间内的信号re及/re的切换次数及切换开始时序能利用例如组特征(set feature)适当设定。
[0104]
与此并行，nand型闪存3接收数据输出指令后，数据寄存器20b将所保持的例如16kbyte的数据传送到输入输出电路12内的多工器31d(步骤s3)。多工器31d例如将16kbyte的数据以8位为单位传送到移位寄存器单元31a的各移位寄存器31b。
[0105]
而且，在信号re及/re的切换开始后，在nand型闪存3中，延迟期间t
dqsre’，开始切换信号dqs及/dqs。数据产生电路14在信号dqs及/dqs的切换开始后，产生虚拟数据，并对输出电路12b输出(步骤s8)。输出电路12b在预设的延迟时间的期间，将虚拟数据与信号dqs及/dqs一起输出到存储器控制器2(步骤s11)。在图6b所示的本实施方式中，表示信号dqs及/dqs的切换开始，同时虚拟数据的输出开始的例。但是，所述时序并无限定。如上所述，存储器控制器2不对虚拟数据进行处理。而且，通过将信号re及/re的切换开始的时序提前，而在开始输出有效数据而非虚拟数据的时序，电源vdd的输出更稳定。
[0106]
然后，如果例如信号dqs的切换数达到设定次数(步骤s12：是)，那么从输出电路12b的移位寄存器单元31a对存储器控制器2输出读出的数据信号dq(步骤s6)。与所述输出协动，能从数据寄存器20b对输出电路12b的多工器31d持续传送数据(步骤s7)。还从输出电路12b对存储器控制器2输出数据。而且，信号dq的虚拟数据的输出时间或周期数(切换次数)是适当设定的，并无限定。
[0107]
在图6a所示的比较例中，经过待机时间t
whr2
后，开始切换(toggle)信号re及/re，接下来开始切换信号dqs及/dqs。而且，开始输出有效数据的时序从信号dqs及/dqs的切换开始的时序延迟延迟时间。因信号re及/re的切换开始，电源vdd变得不稳定的情况下，能通过将延迟时间设定得较长，而在电源vdd稳定后开始输出有效数据。另一方面，在比较例中，从存储器控制器2发行数据输出指令起，到从nand型闪存3输出最初的有效的8位数据为止的时间，至少比待机时间t
whr2
与延迟时间的和长。
[0108]
对此，本实施方式在图6b所示的待机时间t
whr2
[第1期间]的期间，开始切换(toggle)信号re及/re[第1信号]，接下来开始切换信号dqs及/dqs[第2信号]。而且，数据产生电路14在经过信号dqs及/dqs的任意次数的切换后，产生虚拟数据[第1数据]，并从输出电路12b输出到存储器控制器2。存储器控制器2不将虚拟数据作为有效数据(从存储器单元阵列11读出并储存在数据寄存器20b的数据)处理，不进行数据处理。存储器控制器2能基于例如信号dqs的切换次数等，判断是否为虚拟数据。虚拟数据为如55h-aah-55h-aah
……
般的重复切换的样式的情况下，也可替代信号dqs的切换次数，而基于虚拟数据的切换次数判断是否为虚拟数据。
[0109]
如以上所述，在本实施方式中，在待机时间t
whr2
的期间连续开始切换信号re及/re、与切换信号dqs及/dqs，接下来输出虚拟数据，由此能使待机时间t
whr2
与延迟时间时间上重叠，能从早于比较例的时期谋求电源vdd的输出的稳定。因此，在将开始输出有效数据的时序设定为与图6a所说明的比较例相同的时序的情况下，能将用来谋求电源输出的稳定的延迟时间(latency)设定得更长。由此，例如如图6b所示，能在电源vdd的输出稳定后，开始输出有效数据，能提高数据的读出可靠性。
[0110]
或者，如果电源vdd的输出稳定到与比较例的情况相同程度，数据的读出可靠性不存在问题的情况下，通过从更早的时期开始切换信号re及/re，而切换信号dqs及/dqs同时输出虚拟数据的延迟时间在更早的时期结束，因此能使开始输出有效数据的时序早于比较例，而实现实质性的数据读出时间的高速化。
[0111]
相对于待机时间t
whr2
，存储器控制器2开始信号re及/re的切换的时序、或虚拟数据的输出结束而开始有效数据的输出的时序，不限于作为第1实施方式表示在图6b，能根据设计或装置规格适当进行设定。以下，对时序的设定例进行说明。
[0112]
[第1设定例]
[0113]
图8所示的第1设定例将待机时间t
whr2
的切换结束、与延迟时间(latency)的虚拟数据的输出结束设定为同一时序。也就是说，设定为待机时间t
whr2
一结束即可进行数据输出。
[0114]
首先，在待机时间t
whr2
的期间内开始切换信号re及/re，随后立即开始切换信号dqs及/dqs，开始输出信号dq中的虚拟数据。信号re及/re的切换与信号dqs及/dqs的切换持续进行直到至少信号dq中的虚拟数据输出结束为止。
[0115]
在所述第1设定例中，待机时间t
whr2
设定为300nsec，切换信号re及/re的1个周期时间t
rc
设定为2.5nsec。当然，所述时间设定并无限定，能由存储器控制器2适当进行设定。另外，其它设定例也能同样进行时间设定。
[0116]
[第2设定例]
[0117]
图9所示的第2设定例设定为在待机时间t
whr2
的切换结束后，使延迟时间(latency)的虚拟数据结束的时序。与所述的第1实施方式相同。第2设定例与第1设定例相比，时序设定较为容易。在所述第2设定例中，也将待机时间t
whr2
设定为300nsec，将切换信号re及/re的1个周期时间t
rc
设定为2.5nsec。此时，信号re及/re的切换与信号dqs及/dqs的切换在待机时间t
whr2
的期间内开始，且持续进行直到信号dq的虚拟数据的输出结束为止。
[0118]
[第3设定例]
[0119]
图10所示的第3设定例在待机时间t
whr2
的期间内，将信号re及/re与信号dqs及/dqs的切换临时停止后，在待机时间t
whr2
结束时重启切换。设定成与所述切换重启的同时，结束延迟时间(latency)的信号dq中的虚拟数据的输出。
[0120]
具体来说，在待机时间t
whr2
的期间内，开始信号re及/re的切换与信号dqs及/dqs的切换，开始输出虚拟数据。此外，在待机时间t
whr2
的期间内，达到设定的切换次数的信号re及/re与信号dqs及/dqs结束切换，但信号dq中的虚拟数据的输出仍继续。且，等待用来开始数据输出的信号re及/re的切换。
[0121]
之后，与待机时间t
whr2
结束的同时，重启信号re及/re、与信号dqs及/dqs的切换，信号dq中的虚拟数据的输出结束。
[0122]
在第3设定例中，待机时间t
whr2
设定为300nsec，切换信号re及/re的1个周期时间t
rc
设定为2.5nsec。
[0123]
在所述第3设定例中，因为中断了信号re及/re的切换与信号dqs及/dqs的切换，所以能抑制电力消耗。
[0124]
[第4设定例]
[0125]
图11所示的第43设定例设定为在待机时间t
whr2
的期间内，开始切换信号re及/re，在待机时间t
whr2
结束后的延迟时间(latency)，开始信号dqs及/dqs的切换与信号dq中的虚拟数据的输出。在第4设定例中，待机时间t
whr2
设定为300nsec，切换信号re及/re的1个周期时间t
rc
设定为2.5nsec。在所述第4设定例中，也与第3设定例同样，能抑制电力消耗。
[0126]
[第2实施方式]
[0127]
接下来，参考图12所示的流程图，对第2实施方式中从nand型闪存3向存储器控制器2的数据输出动作进行说明。另，对与所述的图7所示的流程图的动作同等的动作，标注相同的步骤编号而简化说明。
[0128]
本实施方式在所述的第1实施方式的延迟时间内进行虚拟数据的输出、与修正电路的pll/dll的占空比的修正处理。
[0129]
首先，存储器控制器2开始切换信号/we，并发行地址add及数据输出指令(步骤s1)。nand型闪存3接收到数据输出指令后，储存在数据寄存器20b的数据被传送到输入输出电路12内的多工器31d(步骤s3)。多工器31d将例如16kbyte的数据以8位t为单位储存在各移位寄存器31b。
[0130]
而且，从发行数据输出指令同时信号/we的切换停止的时点起，存储器控制器2开始时间测量(步骤s2)。然后在待机时间t
whr2
的期间内，存储器控制器2开始信号re及/re的1个周期为待机时间t
rc
的切换(步骤s4)。信号re及/re的切换开始后，nand型闪存3在设定的时间后，开始切换信号dqs及/dqs。信号dqs及/dqs的切换开始后，数据产生电路14产生虚拟数据，并将其输出到输出电路12b(步骤s8)。
[0131]
输出电路12b经由信号线dq0～dq7，将虚拟数据与信号dqs及/dqs一起输出到存储器控制器2(步骤s11)。与所述虚拟数据的输出并行，也就是说，在待机时间及延迟时间(latency)内，进行设置在逻辑控制电路13的修正电路13a的pll/dll的占空比的修正处理(步骤s13)。
[0132]
在所述虚拟数据输出中，储存在数据寄存器20b的数据被传送到多工器31d(步骤s3)。多工器31d将例如16kbyte的数据以8位为单位储存在各移位寄存器31b。
[0133]
然后，在例如信号dqs的切换达到设定的次数(或，切换的输出时间)时(步骤s12：是)，也就是说，延迟时间(latency)结束时，开始向存储器控制器2输出读出到移位寄存器31b的数据(步骤s6)。与所述输出协动，能从数据寄存器20b对输出电路12b的多工器31d持续传送数据(步骤s7)。还从输出电路12b对存储器控制器2输出数据。
[0134]
在本实施方式中，通过从早于比较例的时期谋求电源输出的稳定，能在电源输出稳定后开始数据的输出。此外，因为从较早的时期谋求电源输出的稳定，所以能将延迟时间(latency)设定得更长。因此，能确保在延迟时间内进行占空比的修正处理等其它处理的时间。而且，通过利用待机时间或延迟时间执行所述修正处理的时间而能使用充足的处理时间，能提高修正的精度。
[0135]
[第3实施方式]
[0136]
接下来，参考图13所示的流程图，对第3实施方式中从nand型闪存3向存储器控制器2的数据输出动作进行说明。另，对与所述的图7所示的流程图的动作同等的动作，标注相同的步骤编号而简化说明。
[0137]
本实施方式为将所述第1实施方式的数据输出指令的发行、与信号re及/re的切换开始的步骤对调的流程。也就是说，先开始切换信号re及/re后，再发行数据输出指令。
[0138]
首先，存储器控制器2开始切换信号re及/re(步骤s5)。之后，存储器控制器2发行地址add及数据输出指令(步骤s1)。发行数据输出指令后，存储器控制器2开始时间测量(步骤s2)。
[0139]
存储器控制器2在测定开始后，在待机时间t
whr2
的期间内经过预设的时间或信号re及/re的切换次数后，开始切换信号dqs及/dqs。开始切换信号dqs及/dqs后，数据产生电路14产生虚拟数据，并将其输出到输出电路12b(步骤s8)。
[0140]
输出电路12b在延迟时间的期间，经由信号线dq0～dq7，将虚拟数据与信号dqs及/dqs一起输出到存储器控制器2(步骤s11)。在本实施方式中，存储器控制器2也将接收到的数据判断为虚拟数据，而不进行处理。
[0141]
而且，nand型闪存3接收数据输出指令后，储存在数据寄存器20b的数据被传送到输入输出电路12内的多工器31d(步骤s3)。多工器31d将例如16kbyte的数据以8位为单位储存在各移位寄存器31b。
[0142]
之后，例如信号dqs的切换达到设定的次数时(步骤s12：是)，也就是延迟时间(latency)结束时，从输出电路12b的移位寄存器单元31a对存储器控制器2输出数据(步骤s6)。与所述输出协动，能从数据寄存器20b对输出电路12b的多工器31d持续传送数据(步骤s7)。还从输出电路12b对存储器控制器2输出数据。
[0143]
如以上所述，本实施方式能获得与所述的第1实施方式同等的作用效果。此外，在本实施方式中，数据输出指令的发行、与信号re及/re的切换开始时序并无限定，也可在信号re及/re的切换开始后发行数据输出指令。在本实施方式中，也可在待机时间及进行虚拟数据的输出的期间，同时或并行地处理由感测放大器20从存储器单元阵列11读出数据并将其传送到输出电路12b的多工器31d，因此能实现电源的稳定，输出适当的数据。
[0144]
[第4实施方式]
[0145]
接下来，参考图14所示的流程图，对第4实施方式中从nand型闪存3向存储器控制器2的数据输出动作进行说明。另外，对与所述的图7所示的流程图的动作同等的动作，标注相同的步骤编号而简化说明。
[0146]
本实施方式为在通过读取指令的发行而从存储器单元晶体管读出数据时，开始切换信号re及/re，并在之后发行数据输出指令的例。
[0147]
首先，存储器控制器2将读取指令与地址add等一起发行到nand型闪存3(步骤s14)。
[0148]
根据读取指令，感测放大器单元20a从存储器单元阵列11读出数据，并储存在数据寄存器20b(步骤s15)。与此并行，存储器控制器2开始切换信号re及/re(步骤s5)。
[0149]
而且，nand型闪存3在开始切换信号re及/re后，开始切换信号dqs及/dqs。信号dqs及/dqs的切换开始后，数据产生电路14产生虚拟数据，并将其输出到输出电路12b(步骤
s8)。输出电路12b经由信号线dq0～dq7，将虚拟数据与信号dqs及/dqs一起输出到存储器控制器2(步骤s11)。在本实施方式中，虚拟数据即便从输出电路12b输出到存储器控制器2，也被判断为无效数据，而未经处理。
[0150]
接下来，存储器控制器2向nand型闪存3发行数据输出指令(步骤s1)。发行数据输出指令后，存储器控制器2开始时间测量(步骤s2)。在待机时间t
whr2
的期间内，储存在数据寄存器20b内的数据被传送到输出电路12b的多工器31d(步骤s3)。多工器31d将例如16kbyte的数据以8位为单位，对各移位寄存器31b进行最初的储存。
[0151]
之后，例如信号dqs的切换达到设定的次数时(步骤s12：是)，也就是说延迟时间(latency)结束时，从输出电路12b的移位寄存器单元31a对存储器控制器2输出数据(步骤s6)。与所述输出协动，能从数据寄存器20b对输出电路12b的多工器31d持续传送数据(步骤s7)。还从输出电路12b对存储器控制器2输出数据。
[0152]
如以上所述，本实施方式能获得与所述的第1实施方式同等的作用效果。此外，本实施方式能在发行读取指令后且发行数据输出指令前的期间，开始切换信号re及/re。
[0153]
[第5实施方式]
[0154]
参考图15所示的时序图，对第5实施方式中从nand型闪存3向存储器控制器2的数据输出动作进行说明。
[0155]
本实施方式替代所述的各实施方式所使用的读取输出指令，利用获取特征(get feature)指令，使nand型闪存3输出预设的设定值。具体来说，存储器控制器2如图15所示，发行获取特征指令的读取指令xxh后，在相当于所述待机时间t
whr2
的期间(时间t
wb
+设定时间t
feat
+时间t
rp
)内，开始切换信号re及/re，对应于此，nand型闪存3开始切换信号dqs及/dqs。信号dqs及/dqs的切换开始后，数据产生电路14产生虚拟数据，并将其输出到输出电路12b。输出电路12b经由信号线dq0～dq7，将虚拟数据输出到存储器控制器2。且，nand型闪存3在虚拟数据的输出结束后，将设定值输出到存储器控制器2。
[0156]
本实施方式的nand型闪存3将设定时间t
feat
、信号re及/re的切换开始及结束的时序、信号dqs及/dqs的切换开始及结束的时序、每一个的切换次数、及/或、虚拟数据的输出时间(虚拟数据为如55h-aah-55h-aah
……
的重复切换的样式的情况下，它的切换次数)中每一个的设定值预先保持在未图示的特征寄存器，在受理到动作指令的情况下，基于设定值而动作。
[0157]
在本实施方式中，也能发挥与所述的第1实施方式同等的效果。
[0158]
虽已说明本发明的若干个实施方式，但所述实施方式是作为例子而提示的，并非意图限定发明的范围。所述实施方式能以其它各种方式实施，在不脱离发明主旨的范围内能进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨内，同样包含在权利要求书所记载的发明及其均等的范围内。