1.本发明涉及存储装置，尤指一种物理层的数据流切割装置及方法。
背景技术：
：：2.闪存通常分为nor闪存与nand闪存。nor闪存为随机存取装置，中央处理器(host)可在地址引脚上提供任何存取nor闪存的地址，并及时地从nor闪存的数据引脚上获得存储在该地址上的数据。相反地，nand闪存并非随机存取，而是串行存取。nand闪存无法像nor闪存一样，可以存取任何随机地址，中央处理器反而需要写入串行的字节(bytes)的值到nand闪存中，用以定义请求命令(command)的类型(如，读取、写入、抹除等)，以及用在此命令上的地址。地址可指向一个页面(闪存中写入操作的最小数据块)或一个区块(闪存中抹除操作的最小数据块)。3.为满足高速通信的需求，闪存存储装置的物理层可包含串行器/解串器(serializer/deserializer，简称serdes)。serdes是一对功能电路，用于弥补有限输入/输出的不足，其提供在单一导线或差动对上传输数据，让输入输出引脚及其间的接线能够最少。详细来说，传送端将低速并行信号转换为高速串行信号，并经过单一导线或差动对传送到接收端。然而，在serdes环境下，因为频差或环境因素让锁相回路(phase-lockedlooppll)脱锁(loselock)，造成原始数据中插入了不需要的比特，或者是遗失了原始数据中的部分比特。因此，本发明提出一种数据流切割装置及方法，用以解决如上所述的问题。技术实现要素：4.有鉴于此，如何减轻或消除所述相关领域的缺失，实为有待解决的问题。5.本发明涉及一种物理层的数据流切割装置的实施例，安装于物理层中，包含：数据寄存器及边界侦测器。边界侦测器具有侦测边界锁定模式及特殊符号的能力，用于侦测数据寄存器的内容，并且当数据寄存器包含边界锁定模式或特殊符号时，输出数据寄存器中侦测到的边界锁定模式或特殊符号的起始地址给偏移寄存器来更新该偏移寄存器中存储的值，使得串流分割器依据偏移寄存器中存储的新值进行数据寄存器中的数据片段切割。6.本发明另涉及一种数据流切割方法的实施例，由物理层执行，包含：比较数据寄存器中连续n个比特数据的每一个组合与边界锁定模式；比较数据寄存器中连续n个比特数据的每一个组合与特殊符号；以及当数据寄存器中连续n个比特数据的任一组合相符于边界锁定模式或特殊符号时，改变为依据边界锁定模式或该特殊符号在数据寄存器中的起始地址切割数据寄存器中的内容，用于生成一或多个片段。7.本发明还另涉及一种数据流切割方法的实施例，由物理层执行，包含：当之前切割的数据译码成功时，比较数据寄存器中连续n个比特数据的每一个组合与边界锁定模式；当之前切割的数据译码失败时，比较数据寄存器中连续n个比特数据的每一个组合与特殊符号；以及当数据寄存器中连续n个比特数据的任一组合相符于边界锁定模式或特殊符号时，改变为依据边界锁定模式或特殊符号在数据寄存器中的起始地址切割数据寄存器中的内容，用于生成一个或多个片段。8.上述实施例的优点之一，通过在物理层中还加上追踪特殊符号，减少因为主机端减少边界锁定模式时修正数据切割错误所需的时间。9.本发明的其他优点将配合以下的说明和附图进行更详细的解说。附图说明10.此处所说明的附图用来提供对本技术的进一步理解，构成本技术的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。11.图1为依据本发明实施例的闪存存储器的系统架构示意图。12.图2为闪存接口与存储单元的连接示意图。13.图3中的(a)局部为原始数据流的示意图。14.图3中的(b)及(c)局部为受干扰的数据流的示意图。15.图4为主机端写入用户数据的时序图。16.图5中的(a)及(b)局部为依据本发明实施例的数据片段切割示意图。17.图6至图9为依据本发明实施例的边界侦测器的框图。18.图10至图11为依据本发明实施例的数据流切割的方法流程图。19.符号说明：20.110ꢀꢀ主装置21.130ꢀꢀ控制器22.131ꢀꢀ处理单元23.133ꢀꢀ媒体访问控制层24.135ꢀꢀ静态随机存取存储器25.138ꢀꢀnand闪存控制器26.139ꢀꢀ存储接口27.150ꢀꢀ存储装置28.151ꢀꢀ闪存接口29.153#0～153#15ꢀꢀnand闪存模块30.170ꢀꢀ物理层31.171ꢀꢀ主机接口32.173ꢀꢀ数据寄存器33.174ꢀꢀ边界侦测器34.175ꢀꢀ串流分割器35.176ꢀꢀ偏移寄存器36.177ꢀꢀ译码器37.179ꢀꢀ并行接口38.310、330、350、510、530ꢀꢀ数据39.330p、350qꢀꢀ数据比特40.410ꢀꢀufs的突发头41.420ꢀꢀ主机命令42.430ꢀꢀ确认信息43.450ꢀꢀ填充元44.460ꢀꢀ用户数据45.fn-1、fn、fn+1、fn+2、fn+3ꢀꢀ数据片段46.610-0～610-10、620-0～620-10、710-0～710-130、720-0～720-130、810-0～810-10、910-0～910-130ꢀꢀ比较器47.630-0～630-10、730-0～730-130、830-0～830-10、830-0～830-130ꢀꢀ输出电路48.850、950ꢀꢀ复用器49.s1010～s1070、s1110～s1170ꢀꢀ方法步骤具体实施方式50.以下将配合相关附图来说明本发明的实施例。在这些附图中，相同的标号表示相同或类似的组件或方法流程。51.必须了解的是，使用在本说明书中的“包含”、“包括”等词，是用于表示存在特定的技术特征、数值、方法步骤、作业处理、元件和/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、操作、元件、组件，或以上的任意组合。52.本发明中使用如“第一”、“第二”、“第三”等词是用来修饰权利要求中的组件，并非用来表示之间具有优先权顺序，先行关系，或者是一个组件先于另一个组件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的组件。53.必须了解的是，当组件描述为“连接”或“耦接”至另一组件时，可以是直接连结、或耦接至其他组件，可能出现中间组件。相反地，当组件描述为“直接连接”或“直接耦接”至另一组件时，其中不存在任何中间组件。使用于描述组件之间关系的其他语词也可类似方式解读，例如“介于”相对于“直接介于”，或者是“邻接”相对于“直接邻接”等等。54.参考图1。电子装置包含主机端(hostside)110、控制器130及存储装置150，并且控制器130及存储装置150可合称为装置端(deviceside)。电子装置可为个人计算机、笔记本计算机(laptoppc)、平板计算机、移动电话、数字相机、数字摄影机等电子产品。主机端110的接口(未显示于图1)及控制器130的主机接口(hostinterface)171可采用通用闪存记忆存储(universalflashstorage，ufs)、通用串行总线(universalserialbus，usb)、先进技术附件(advancedtechnologyattachment，ata)、串行先进技术附件(serialadvancedtechnologyattachment，sata)、快速外设组件互联(peripheralcomponentinterconnectexpress，pci-e)等通信协议彼此通信。控制器130的存储接口(storageinterface)139及存储装置150的闪存接口可以双倍数据率(doubledatarate，ddr)通信协议彼此通信，例如，开放nand闪存(opennandflashinterface，onfi)、双倍数据率开关(ddrtoggle)或其他接口通信协议。控制器130包含处理单元131，用于通过物理层(physicallayer，phy)170及媒体访问控制层(mediaaccesscontrol，maclayer)133从主机端110接收主机命令，例如读取、写入、抹除命令等。处理单元131可使用多种方式实施，如使用通用硬件(例如，单处理器、具并行处理能力的多处理器、图形处理器或其他具运算能力的处理器)，并且在执行软件以及/或固件指令时，提供指定的功能。控制器130另包含静态随机存取存储器(staticrandomaccessmemory，sram)135，用于配置空间作为数据缓冲区，存储主机写命令欲写入存储装置150的用户数据，主机读命令指示从存储装置150读取的用户数据，以及执行过程中需要的数据，例如，变量、数据表、主机-闪存对照表(host-to-flash，h2ftable)、闪存-主机对照表(flash-to-host，f2htable)等。控制器130另包含nand闪存控制器(nandflashcontroller，nfc)138，提供存取存储装置150过程中需要的功能，例如命令串行器(commandsequencer)、低密度奇偶校验(lowdensityparitycheck，ldpc)等。处理单元131依据主机命令通过nfc138及存储接口139指示存储装置150执行数据读取、写入、抹除等操作。55.存储装置150包含存储单元153，提供大量的存储空间，通常是数百个千兆字节(gigabytes，gb)，甚至是多个兆兆字节(terabytes，tb)，用于存储大量的用户数据，例如高分辨率图片、影片等。存储单元153中包含控制电路以及存储器数组，存储器数组中的存储单元可包含单层式单元(singlelevelcells，slcs)、多层式单元(multiplelevelcells，mlcs)三层式单元(triplelevelcells，tlcs)、四层式单元(quad-levelcells，qlcs)或上述的任意组合。处理单元131通过存储接口139写入用户数据到存储装置150(详细来说，存储单元153)中的指定地址(目的地址)，以及从存储装置150中的指定地址(来源地址)读取用户数据。存储接口139使用多个电子信号来协调控制器130与存储装置150间的数据与命令传递，包含数据线(dataline)、时钟信号(clocksignal)与控制信号(controlsignal)。数据线可用于传递命令、地址、读出及写入的数据；控制信号线可用于传递芯片启动(chipenable，ce)、地址提取启动(addresslatchenable，ale)、命令提取启动(commandlatchenable，cle)、写入启动(writeenable，we)等控制信号。56.参考图2，闪存接口151可包含四个输出输入通道(i/ochannels，以下简称通道)ch#0至ch#3，每一个通道连接四个nand闪存模块，例如，通道ch#0连接nand闪存模块153#0、153#4、153#8及153#12。每个nand闪存模块可封装为独立的芯片(die)。nand闪存控制器138可通过后端接口139及闪存接口151发出启动信号ce#0至ce#3中的一个来启动nand闪存模块153#0至153#3、153#4至153#7、153#8至153#11、或153#12至153#15，接着以并行的方式从启动的nand闪存模块读取用户数据，或者写入用户数据至启动的nand闪存模块。57.控制器130的物理层170可设置为8b/10b、64b/66b或128b/130b串行器/解串器(serializer/deserializer，简称serdes)环境。然而，频差或环境因素会让锁相回路(phase-lockedlooppll)脱锁(losslock)，造成主机端110传送的原始数据中插入了不需要的比特，或者是遗失了主机端110传送的原始数据中的部分比特。当控制器130搭载在移动电话上，环境的干扰更为严重，例如，使用者操作触控屏幕生成的突波影响了物理层170中的仿真电路(也可称为模拟物理层analogphysicallayera-phy)，使得锁相回路脱锁的情况更频繁地发生。模拟物理层包含串行器，用于在串行化数据之前，将每个数据片段映像成使用更多比特表示的码，例如将8、64或128比特片段映像成10、66或130比特码。举例来说，参考图3中的(a)局部，主机端110通过主机接口171传送数据310给控制器130中的物理层170，包含数据流“b01100001101010000011”。但由于锁相回路脱锁，使得物理层170接收到如图3中(b)局部所示的错误数据330或如图3中(c)局部所示的错误数据350。图3中(b)局部的数据流330包含原始数据310中不存在的比特“b11”330p，而图3中(c)局部的数据流350中遗失了原始数据310中原有的比特“b00”350q。由于原始数据流由一系列固定大小(例如，10、66、130个比特，或其他数目的比特)的片段组成，错误插入或遗失的比特会造成后续的数据切割发生错误。例如，图3中(a)局部所示的原始数据流310原本该切割出2个10比特片段“b0110000110”及“b1010000011”。然而，图3中(b)局部的数据流330却切割出2个错误的10比特片段“b0110011001”及“b1010100000”。图3中(c)局部的数据流350则切割出2个错误的10比特片段“b0110011010”及“b10000011xx”。58.为了解决如上所述锁相回路脱锁后造成的切割错误，在8b/10bserdes环境的一些实施方式中，主机端110可周期性地传送边界锁定模式(boundary-lockpattern)，例如ufs的突发头(headofbursthob，又称mk0或k.28.5符号)等，让物理层170可通过追踪主机接口171传来的信息串的边界锁定模式来重新决定每个片段的边界(boundary)并据以进行切割。在128b/130bserdes环境的一些实施方式中，主机端110可周期性地传送边界锁定模式，例如pci-e的逗点符号(commacharacter，又称k28.5符号)等，用于让物理层170进行片段边界的决定与切割。但是，主机端110为了获得更好的传输率可能减少边界锁定模式的传送数量，造成物理层170修正数据切割错误的时间进一步拉长。59.为改进如上所述实施方式的缺点，在8b/10bserdes环境中，本发明实施例提出一种物理层电路，不只在有效封包传输期间追踪主机接口171传来的信息串中的边界锁定模式，也在闲置期间(idle)追踪主机接口171传来的信息串中的特殊符号，例如ufs的填充元(filler，又称k.28.1符号)。参考图4，以主机端110写入用户数据为例。在正常情况下，主机端110发送sob410后再发送主机写命令cmd420，用于让控制器130能够正确切割数据流。接着，在接收到控制器130发送的确认信息(acknowledgementack)430后，主机端110开始传送用户数据dat460。在开始传送用户数据之前，主机端110发送sob410，用于让控制器130能够正确切割数据流。主机写命令cmd420及用户数据460可称为有效封包。所属
技术领域：
：人员理解有效封包还包括主机管理命令、其他主机输出输入命令、参数等能够被通信协议层(protocollayer)使用的信息。传送有效封包及关联必要控制符号(例如边界锁定模式、同步模式syn等)的期间称为有效封包传输期间。在主机写命令cmd420发送后至下一个sob410的期间，称为闲置期间tidle。在等待装置端的确认430的闲置期间tidle，主机端110可不断传送填充元fil450给装置端。ufs的突发头及填充元的细节可参考表1：60.表1[0061][0062]在128b/130bserdes环境中，物理层电路不只在数据传输期间追踪边界锁定模式，还多追踪一个特殊符号，例如pci-e的快速训练串行(fasttrainingsequencefts，又称k28.1符号)。pci-e的逗点符号及快速训练串行的细节可参考表2：[0063]表2[0064]编码符号名称描述k28.1fts快速训练串行在有顺序的数据集离开l0s至l0k28.5com逗点用于平面与链接初始化及管理[0065]所属
技术领域：
：人员理解，fts用于被插入在有效数据之前。通过追踪更多的符号，物理层170在主机端110拉长传送同步模式的周期的情况下，还能够尽早修正数据切割错误。[0066]参考图1，物理层170包含如上所述的主机接口171，用于从主机端110接收主机命令、参数及用户数据等。以8b/10bserdes环境为例，主机端110传送的主机命令、参数及用户数据会以10个比特为单位进行编码。物理层170还包含数据寄存器173、边界侦测器174、串流分割器175、偏移寄存器(offsetregister)176及译码器177。数据寄存器173可存储通过主机接口171接收到的20个比特的数据。偏移寄存器176记录数据片段的边界(boundary，也可称为切割的起始地址)。串流分割器(streamsplitter)175依据偏移寄存器176的值切割数据寄存器173中的数据比特为一个或多个片段，并输出到译码器177。图5a及5b分别显示依据本发明实施例当偏移寄存器173纪录0及2时的数据片段切割情形。数据寄存器173在时间点t1存储20个比特的数据510，接着在时间点t2存储之后20个比特的数据530。[0067]参考图5中(a)局部，举例来说，当偏移寄存器176纪录0时，串流分割器175可在时间点t1将数据510中的第0到9个比特当作片段fn，将数据510中的第10到19个比特当作片段fn+1，并输出两个片段的数据给译码器177。串流分割器175可在时间点t2将数据530中的第0到9个比特当作片段fn+2，将数据530中的第10到19个比特当作片段fn+3，并输出两个片段的数据给译码器177。[0068]参考图5中(b)局部，举例来说，当偏移寄存器纪录2时，串流分割器175可在时间点t1将数据510中的第2到11个比特当作片段fn，输出此片段的数据给译码器177，此外，数据510中的第12到19个比特被保留下来以供之后使用。串流分割器175可在时间点t2将保留下来的数据比特结合数据530中的第0到1个比特当作片段fn+1，将数据530中的第2到11个比特当作片段fn+2，并输出两个片段的数据给译码器177，此外，数据530中的第12到19个比特被保留下来以供之后使用。[0069]因应不同的serdes环境设置，译码器177可为8b/10b转换器(converter)、64b/66b转换器或128b/130b转换器。译码器177包含映射表，用于将输入的数据比特转换为用较少比特表示的码，例如将输入的10、66或130比特数据映设成8、64或128比特码。当任何输入的数据比特依据映射表转换不出任何码时，译码器177判定输入的数据比特错误，并可输出译码错误信号给边界侦测器174。反之，当转码成功时，译码器177输出译码成功信号给边界侦测器174。举例来说，在8b/10bserdes环境中，10比特可表示210＝1024个状态，映射表只包含28＝256个映射关系。因此，当译码器177无法将输入的数据比特转换出任何码时，表示原始数据在传输过程中遭到改变。[0070]参考图1，边界侦测器174具有侦测数据寄存器173中的边界锁定模式(例如ufs的突发头或pci-e的逗点符号)及默认的特殊符号(例如ufs的填充元或pci-e的fts)的能力。需要注意的是，此默认的特殊符号并非原先在规范中用于决定数据流中每个片段的边界，而有其他的用途。边界侦测器174不断侦测数据寄存器173的内容，并且当数据寄存器173包含边界锁定模式或默认的特殊符号时，输出数据寄存器173中侦测到的边界锁定模式或默认的特殊符号的起始地址给偏移寄存器176，用于将偏移寄存器176的值更新为侦测到的起始地址。之后，串流分割器175依据偏移寄存器176中存储的新值进行数据寄存器173中的数据片段切割。[0071]参考图6，在8b/10bserdes环境的一些实施例中，为了ufs突发头(k.28.5)，边界侦测器174包含11个输出电路630-0至630-10，耦接偏移寄存器176，在被驱动时分别输出0至10至偏移寄存器176。边界侦测器174包含11个比较器610-0至610-10，用于侦测数据寄存器173中连续10比特数据的所有可能组合。例如，比较器610-0侦测数据寄存器173中第0至9比特的数据d[9:0]，比较器610-1侦测数据寄存器173中第1至10比特的数据d[10:1]，依此类推。每个比较器耦接一个相应的输出电路，该输出电路的输出值相符于该比较器输入的连续10比特数据在数据寄存器173中的起始地址。例如，比较器610-0耦接能够输出0的输出电路630-0，比较器610-1耦接能够输出1的输出电路630-1，依此类推。比较器610-0至610-10中的每一个比较输入的连续10比特数据及ufs突发头。当输入的10比特数据相符于ufs的突发头，该比较器输出信号来驱动耦接的输出电路以输出特定值(也就是ufs突发头于数据寄存器173中的起始地址)至偏移寄存器176。反之，该比较器不输出信号。此外，为了ufs填充元(k.28.1)，边界侦测器174另包含11个比较器620-0至620-10，用于侦测数据寄存器173中连续10比特数据的所有可能组合。每个比较器耦接一个相应的输出电路，该输出电路的输出值相符于该比较器输入的连续10比特数据在数据寄存器173中的起始地址。例如，比较器620-0耦接能够输出0的输出电路630-0，比较器620-1耦接能够输出1的输出电路630-1，依此类推。比较器620-0至620-10中的每一个比较输入的连续10比特数据及ufs填充元。当输入的10比特数据相符于ufs的填充元，该比较器输出信号来驱动耦接的输出电路以输出特定值(也就是填充元在数据寄存器173中的起始地址)至偏移寄存器176。反之，该比较器不输出信号。[0072]参考图7，在128b/130bserdes环境的一些实施例中，数据寄存器173存储260个比特的数据。为了pci-e逗点符号(k28.5)，边界侦测器174包含131个输出电路730-0至730-130，耦接偏移寄存器176，在被驱动时分别输出0至130至偏移寄存器176。边界侦测器174包含131个比较器710-0至710-130，用于侦测数据寄存器173中连续130比特数据的所有可能组合。例如，比较器710-0侦测数据寄存器173中第0至129比特的数据d[129:0]，比较器710-1侦测数据寄存器173中第1至130比特的数据d[130:1]，依此类推。每个比较器耦接一个相应的输出电路，该输出电路的输出值相符于该比较器输入的连续130比特数据在数据寄存器173中的起始地址。例如，比较器710-0耦接能够输出0的输出电路730-0，比较器710-1耦接能够输出1的输出电路730-1，依此类推。比较器710-0至710-130中的每一个比较输入的连续130比特数据及pci-e逗点符号。当输入的130比特数据相符于pci-e逗点符号，该比较器输出信号来驱动耦接的输出电路以输出特定值(也就是pci-e逗点符号在数据寄存器173中的起始地址)至偏移寄存器176。反之，该比较器不输出信号。此外，为了pci-efts(k28.1)，边界侦测器174包含131个比较器720-0至720-130，用于侦测数据寄存器173中连续130比特数据的所有可能组合。每个比较器耦接一个相应的输出电路，该输出电路的输出值相符于该比较器输入的连续130比特数据在数据寄存器173中的起始地址。例如，比较器720-0耦接能够输出0的输出电路740-0，比较器720-1耦接能够输出1的输出电路740-1，依此类推。比较器720-0至720-130中的每一个比较输入的连续130比特数据及pci-efts。当输入的130比特数据相符于pci-efts，该比较器输出信号来驱动耦接的输出电路以输出特定值(也就是pci-efts在数据寄存器173中的起始地址)至偏移寄存器176。反之，该比较器不输出信号。[0073]参考图8，在8b/10bserdes环境的一些实施例中，边界侦测器174包含复用器(multiplexermux)850，其两个输入端分别输入ufs突发头及ufs填充元。复用器850依据相应于译码器177的译码成功信号的控制信号ct输出ufs突发头至所有比较器810-0至810-10，以及依据相应于译码器177的译码失败信号的控制信号ct’输出ufs填充元至所有比较器810-0至810-10。边界侦测器174包含11个输出电路830-0至830-10，其耦接关系及功能分别类似于图7所示的输出电路730-0至730-10。边界侦测器174包含11个比较器810-0至810-10，用于侦测数据寄存器173中连续10比特数据的所有可能组合。每个比较器耦接一个相应的输出电路，该输出电路的输出值相符于该比较器输入的连续10比特数据在数据寄存器173中的起始地址。比较器810-0至810-10中的每一个比较从数据寄存器173输入的连续10比特数据与从复用器850输入的码。当两者相符时，该比较器输出信号来驱动耦接的输出电路以输出特定值(也就是ufs突发头或ufs填充元在数据寄存器173中的起始地址)至偏移寄存器176。反之，该比较器不输出信号。相较于图6，图8所示的电路减少一半的比较器。[0074]参考图9，在128b/130bserdes环境的一些实施例中，边界侦测器174包含复用器950，其两个输入端分别输入pci-e逗点符号及pci-efts。复用器950依据相应于译码器177的译码成功信号的控制信号ct输出pci-e逗点符号至所有比较器910-0至910-10，以及依据相应于译码器177的译码失败信号的控制信号ct’输出pci-efts至所有比较器910-0至910-10。边界侦测器174包含131个输出电路930-0至930-130，其耦接关系及功能分别类似于图7所示的输出电路730-0至730-130。边界侦测器174包含131个比较器910-0至910-130，用于侦测数据寄存器173中连续130比特数据的所有可能组合。每个比较器耦接一个相应的输出电路，该输出电路的输出值相符于该比较器输入的连续130比特数据在数据寄存器173中的起始地址。比较器910-0至910-130中的每一个比较从数据寄存器173输入的连续130比特数据与从复用器950输入的码。当两者相符时，该比较器输出信号来驱动耦接的输出电路以输出特定值(也就是pci-e逗点符号或pci-efts在数据寄存器173中的起始地址)至偏移寄存器176。反之，该比较器不输出信号。相较于图7，图9所示的电路减少一半的比较器。[0075]在一些实施例中，参考图10所示由物理层170执行的数据流切割方法。[0076]步骤s1010：此方法不断更新数据寄存器173中的内容，用以存储从主机端110传来的数据。[0077]步骤s1030：每次数据寄存器173中的内容更新后，比较数据寄存器137中连续n个比特数据的每一个可能组合与边界锁定模式。[0078]步骤s1050：每次数据寄存器173中的内容更新后，比较数据寄存器137中连续n个比特数据的每一个可能组合与默认的特殊符号。[0079]步骤s1070：当数据寄存器137中连续n个比特数据的任一组合相符在边界锁定模式或默认的特殊符号时，改变为依据边界锁定模式或默认的特殊符号在数据寄存器137中的起始地址切割数据寄存器137中的内容，用于生成一或多个片段。[0080]在另一些实施例中，参考图11所示由物理层170执行的数据流切割方法。[0081]步骤s1110：此方法不断更新数据寄存器173中的内容，用以存储从主机端110传来的数据。[0082]步骤s1130：每次数据寄存器173中的内容更新后且之前切割的数据译码成功时，比较数据寄存器137中连续n个比特数据的每一个可能组合与边界锁定模式。[0083]步骤s1150：每次数据寄存器173中的内容更新后且之前切割的数据译码失败时，比较数据寄存器137中连续n个比特数据的每一个可能组合与默认的特殊符号。[0084]步骤s1170：当数据寄存器137中连续n个比特数据的任一组合相符于边界锁定模式或默认的特殊符号时，依据边界锁定模式或默认的特殊符号在数据寄存器137中的起始地址切割数据寄存器137中的内容，用于生成一或多个片段。[0085]在图10或图11所示的方法的一些使用案例中，n为10，物理层170设置为8b/10bserdes环境，边界锁定模式为k.28.5符号，以及特殊符号为在闲置期间由主机端110传送的k.28.1符号。[0086]在图10或图11所示的方法的另一些使用案例中，n为130，物理层170设置为128b/130bserdes环境，边界锁定模式为k28.5符号，以及特殊符号为由主机端110传送且插入在有效数据之前的k28.1符号。[0087]虽然本发明实施例描述8b/10b及128b/130bserdes环境作为示例，但所属
技术领域：
：人员也可以将实施例提出的装置及方法进行适当的修改后应用到数据存储中的其他serdes环境，例如64b/66bserdes环境等。[0088]虽然图1至图2、图6至图9中包含了以上描述的组件，但不排除在不违反发明的精神下，使用更多其他的附加组件，已达成更佳的技术效果。此外，虽然图10至图11的流程图采用指定的顺序来执行，但是在不违反发明精神的情况下，所属
技术领域：
：的技术人员可以在达到相同效果的前提下，修改这些步骤间的顺序，所以，本发明并不局限于仅使用如上所述的顺序。此外，所属
技术领域：
：的技术人员也可以将若干步骤整合为一个步骤，或者是除了这些步骤外，循序或并行地执行更多步骤，本发明也不因此而局限。[0089]虽然本发明使用以上实施例进行说明，但需要注意的是，这些描述并非用于限缩本发明。相反地，此发明涵盖了所属
技术领域：
：中的技术人员显而易见的修改与相似设置。所以，权利要求范围须以最宽广的方式解释来包含所有显而易见的修改与相似设置。当前第1页12当前第1页12