基于分段线性脉冲神经元网络的FPGA实现方法与流程

本发明实施例涉及神经网络技术领域，具体涉及基于分段线性脉冲神经元网络的fpga实现方法。

背景技术：

为模拟生物信息编码的机制和探索生物信息处理的动态过程，进而模仿出真实的大脑信息处理进程，研究者们提出了人工神经网络(artificialneuralnetwork,ann)。人工神经网络是受生物神经元组织和功能启发的数学模型，可以自动地近似最能够表征数据的任何函数形式，被广泛用于解决许多预测和决策建模问题。作为第三代人工神经网络的脉冲神经网络(spikingneuralnetwork，snn)由于其与人脑相似的独特信息处理机制与高性能的计算效能，目前受到了研究学者们的广泛关注。

脉冲神经网络的实质是通过获取活体生物组织的线索特征来模拟真实生物神经元的信息处理方式和动态过程，实现生物学上的真实性并建立定量分析模型。从这个角度来看，它更关注神经动力学特性的深入研究，而不仅仅是分析神经网络的宏观变量。因此，与基于脉冲频率编码信息的传统人工神经网络相比，脉冲神经网络拥有更强大的计算能力，非常适合于实现复杂时空模式的处理问题，在信息处理、生物医学、社会经济等领域中有良好高效的应用检验。

当前，脉冲神经网络的实现方法可以归为软件实现和硬件实现两种方法。软件实现主要通过编写代码运行程序，以及仿真软件进行模拟测试，存在的问题是执行速度较慢，无法对大规模脉冲神经网络进行实时运算，并且系统的可扩展性较差。因此，更多的科研人员投身于脉冲神经网络的硬件实现方法研究，以输出低功耗、低时钟频率、高性能的硬件技术成果为核心目标。由于脉冲神经网络模型处理信息的复杂性，对于脉冲神经网络的硬件实现，需要研究全新的硬件架构。

目前对于神经形态硬件系统的实现方法和设计原理可分为硬件系统从高层次上分为模拟电路(analogcircuitry)，数字系统(digitalsystems)和模拟/数字的混合实现(mixedanalog/digital)这三种实现方法。其中数字系统的实现设备主要分为两大类，分别是fpga、完全定制或专用集成电路(applicationspecificintegratedcircuit，asic)芯片。实现脉冲神经元/网络fpga硬件架构的主要技术是基于脉冲神经网络的理论研究成果对其进行硬件重构，并实时模拟脉冲神经网络中脉冲的发放、传递及处理过程。应用fpga技术设计与实现人工神经网络，从而模拟生物神经系统的结构和功能，主要包含两个方面：(1)构建神经元电路,负责完成输入信息的整合与输出等计算任务；(2)构建连接与通信电路，负责计算单元的通信互连，实现数据资源的信息交互，并形成特定的网络拓扑结构。

目前脉冲神经网络的硬件实现中，由于一方面只是考虑整体网络架构的时效性而直接使用一维神经元模型，而另一方面在实现多维神经元模型观察神经形态动力学特性时，只是简单地分段线性近似微分方程的函数曲线，所以在脉冲神经元模型硬件实现的同时，损失了一定的神经形态动力学特性。

技术实现要素：

本发明实施例的目的在于提供基于分段线性脉冲神经元网络的fpga实现方法，用以解决现有脉冲神经元模型硬件实现时损失了一定的神经形态动力学特性的问题。

为实现上述目的，本发明实施例主要提供如下技术方案：

本发明实施例提供了基于分段线性脉冲神经元网络的fpga实现方法，包括：根据二维分段线性脉冲神经元模型构建神经元电路，以通过所述神经元电路进行输入信息的整合与输出，所述二维分段线性脉冲神经元模型包括神经元的膜电位的表达式和恢复变量的表达式；根据所述神经元电路按照随机耦合结构进行扩展、配置脉冲编码与解码单元生成脉冲神经网络的通信电路。

根据本发明的一个实施例，根据所述二维分段线性脉冲神经元模型构建所述神经元电路，包括：提供所述二维分段线性脉冲神经元模型；对所述二维分段线性脉冲神经元模型进行数字运算处理、等式变换和离散化得到离散后的分段线性脉冲神经元模型；根据所述离散后的分段线性脉冲神经元模型构建包括多路复用器、传输通道、寄存器和数字求和器的所述神经元电路。

根据本发明的一个实施例，根据所述神经元电路按照随机耦合结构进行扩展、配置脉冲编码与解码单元生成脉冲神经网络的通信电路，包括：采用随机函数随机生成包括a个神经元和b个突触连接的脉冲神经网络，其中，a个神经元之间随机耦合且a和b均为大于零的整数；根据所述脉冲神经网络构建包括第一电路单元、第二电路单元和第三电路单元的通信电路；其中，所述第一电路单元包括权值存储单元和输入计算单元，所述第一电路单元用于控制神经元节点连接之间突触电学信号的增强或减弱；所述第二电路单元用于在所述二维分段线性脉冲神经元模型的基础上构建不同的脉冲神经网络拓扑结构生成多核存储连接向量，针对硬件架构中的脉冲神经神经网络网络仿真；所述第三电路单元包括控制单元、计数缓冲器和输出单元，所述第三电路单元用于应对不同的响应需求发送控制信号至所述权值存储单元，调用权值参与网络计算，同时判断神经元膜电位是否到达脉冲峰值，调用相应的复位机制进行复位。

根据本发明的一个实施例，所述权值存储单元包括多个缓冲区，每个缓冲区包括存储多个权值，所述多个缓冲区之间相互连接。

根据本发明的一个实施例，所述输入计算单元用于根据权值存储单元提供的输入权值输入神经元，计算所述神经元的输入电流。

根据本发明的一个实施例，所述第二电路单元通过管线和缓冲区在部分神经元之间实现共享。

本发明实施例提供的技术方案至少具有如下优点：

本发明实施例提供的基于分段线性脉冲神经元网络的fpga实现方法，分段线性脉冲神经元的电路设计与实现，所使用的分段线性脉冲(piecewiselinearspiking，pls)神经元模型结合了hodgkin-huxley神经元模型的动力学特性与integrate-and-fire神经元模型的解析特性，在保留丰富的神经计算特性和神经动力学特性的同时，便于硬件的逻辑映射，加快了数字设计实现的操作流程。该神经元模型利用两条直线构成的v型曲线来近似神经元膜电位的零线，并且用一条直线来表示膜电位恢复变量的零线，同时加入复位机制(判断t时刻的膜电位是否到达脉冲峰值vpeak)对应神经元的复极化过程。对分段线性脉冲神经元的模型设计成便于电路编码的形式，通过veriloghdl语言进行编程和模拟，采用quartusii和modelsim软件进行联合仿真。

本发明所实现的脉冲神经网络的通信系统构建，核心技术方案是在二维分段线性脉冲神经元模型的电路设计与突触交互机制的基础上，构建脉冲神经网络通信系统的整体硬件架构。从数字系统设计的阶段性和测试的需求出发，在已有神经元数字电路的基础上，按照随机耦合结构进行扩展，配置相应的脉冲编码与解码单元，用于脉冲存储器作用于神经元来完成数字电路的响应。

本发明方法在神经元电路设计与实现方面，分段线性脉冲神经元模型减少了乘法器的使用，占用了较低的硬件资源，能够在模拟呈现丰富的神经形态动力学同时，可以更高的硬件计算效率工作，便于扩展至大规模脉冲神经网络的硬件架构实现和通信系统的动态仿真。

附图说明

图1为本发明实施例的基于分段线性脉冲神经元网络的fpga实现方法的流程图。

图2为本发明一个示例中神经元模型并行运算单元结构图。

图3为本发明一个示例中二维分段线性脉冲神经元数学模型数字实现电路的过程中，膜电位v的数字计算流水线。

图4为本发明一个示例中实施二维分段线性脉冲神经元数学模型的数字实现电路中，恢复变量u的数字计算流水线。

图5为本发明一个示例中神经元模型的膜电位v电路实现设计流程图。

图6为本发明一个示例中具有突触连接随机耦合的脉冲神经网络结构图。

图7为本发明一个示例中具有突触连接随机耦合的脉冲神经网络神经元之间的突触连接。

图8为本发明一个示例中脉冲神经网络的fpga实现架构。

图9为本发明一个示例中脉冲神经网络的fpga实现的w单元数字实现架构中，权值存储单元的详细数字设计结构。

图10为本发明一个示例中脉冲神经网络的fpga实现的w单元数字实现架构中，输入计算单元的详细数字设计结构。

图11为本发明一个示例中脉冲神经网络的fpga实现的n单元数字实现架构中，神经元并行运算阵列设计结构。

图12为本发明一个示例中脉冲神经网络的fpga实现的c单元数字实现架构中，控制单元的信号设计结构。

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、接口、技术之类的具体细节，以便透彻理解本发明。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。

在本发明的描述中，需要理解的是，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”和“连接”应做广义理解，例如可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

图1为本发明实施例的基于分段线性脉冲神经元网络的fpga实现方法的流程图。如图1所示，本发明实施例的基于分段线性脉冲神经元网络的fpga实现方法，包括：

s1：根据二维分段线性脉冲神经元模型构建神经元电路，以通过神经元电路进行输入信息的整合与输出，二维分段线性脉冲神经元模型包括神经元的膜电位的表达式和恢复变量的表达式。

在本发明的一个实施例中，步骤s1包括：

s1-1：提供二维分段线性脉冲神经元模型。

具体地，分段线性脉冲神经元模型公式描述为：

其中，v表示神经元的膜电位；u表示恢复变量，实质是生理模型中激活的k⁺电流或失活的na⁺电流，实现对膜电位的负反馈；τm>0表示膜时间常量，vrest是静息电位，两个参数均用于描述神经元的漏电项；τr>0表示恢复时间常量，vthresh表示脉冲阈值电位，k表示u与v的耦合性；gs表示脉冲电导，当v≥vthresh时，在gs作用下开始发放脉冲，其基本单位是漏电导gl。假设r等于式中的计算步长(v-vthresh)，所以计算步长可以转换为r+＝(v-vthresh)+，当r>0时，r+＝r，否则r+＝0。通过突触电流或神经元连接节点注入的dc电流之和用i表示。当神经元膜电位大于或等于脉冲峰值时(v≥vpeak)，给定应用以下重置条件：

其中，vreset是膜电位到达vpeak后的重置值；ureset是脉冲前后的离子电流之差(k⁺电流和na⁺电流)。

s1-2：对二维分段线性脉冲神经元模型进行数字运算处理、等式变换和离散化得到离散后的分段线性脉冲神经元模型。

对二维微分方程组进行数字实现运算处理，通过将式(1)中的τm和τr除到等式的右边变换后进行等式运算。转换后，为了在fpga平台上对神经元模型进行数字实现，使用欧拉方法对连续时间表示的二维分段线性脉冲神经元模型的方程进行离散化，离散之后的神经元模型表示为：

通过对分段线性脉冲神经元模型的数学变换，得到了线性计算表达式(即式3)，当满足v<vpeak时(限定条件)，神经元输出的膜电位可以循环地参与等式的运算，生成规则连续的脉冲序列，便于实验结果的动态分析和生物生理活动特性的对比。同时，该方程式组只包含基本的四则运算，便于硬件电路的逻辑映射，可以使用脉冲神经网络硬件实现方法中的数字设计形式直观地实现膜电位v(t+1)和恢复变量u(t+1)的算术流水线操作。

s1-3：根据离散后的分段线性脉冲神经元模型构建包括多路复用器、传输通道、寄存器和数字求和器的神经元电路。

分段线性脉冲神经元模型使用四个子块来完成电路设计的数字实现，四个子块即由v_传输通道，u_传输通道，v_缓冲区和u_缓冲区组成。

图2为本发明一个示例中神经元模型并行运算单元结构图。如图2所示，v_传输通道单位包含v′方程的计算结构，该结构被实现为v_s流水线操作；u_传输通道单元包括u′方程的计算结构，该结构被实现为u_s流水线操作。此外，v_缓冲区和u_缓冲区是用于v和u数值的存储缓冲器，分别具有v_buffer_size和u_buffer_size的容量大小，并且每个缓冲器在每个时钟脉冲移动一个存储单元。

v和u分别是vb、ub位定点数，其中vb和ub根据v和u的取值范围以及所需的精度进行确定。vo是神经元的输出膜电位，该电位被发送到控制单元以与阈值条件进行比较。“发放脉冲”是来自控制单元的一位信号，当vo达到指定的阈值时，控制单元将该位置1，否则将其复位。将阈值条件(神经元模型中的辅助方程式)应用于v_传输通道和u_传输通道的输出值，并将结果连接到v_缓冲区和u_缓冲区的输入以存储新的数值。为了创建递归关系，v_缓冲区和u_缓冲区的输出分别连接到v_传输通道和u_传输通道单元。

图3为本发明一个示例中二维分段线性脉冲神经元数学模型数字实现电路的过程中，膜电位v的数字计算流水线。图4为本发明一个示例中实施二维分段线性脉冲神经元数学模型的数字实现电路中，恢复变量u的数字计算流水线。如图3和图4所示，在二维分段线性脉冲神经元的数学模型中，将式(3)中的算术运算分配给算术功能单元并根据该运算的标准代数顺序进行排列，完成膜电位v和恢复变量u进行算术流水线的数字设计，对于所有神经元的数字实现，数据将直接通过计算树从输入流到输出。

分段线性脉冲神经元模型电路实现采用quartusii和modelsim软件进行联合仿真，当实现分段线性脉冲神经元一阶微分方程组时，数字电路中使用的主要元件及相应功能分别为：使用多路复用器进行多信号接收和合成单信号输出；使用数字求和器进行加/减运算；使用寄存器进行数据实时的存储。首先，将式(3)中膜电位v(t+1)的计算过程转换为下面的函数表示形式，便于电路的编码设计：

图5为本发明一个示例中神经元模型的膜电位v电路实现设计流程图。如图5所示，构建电路执行欧拉近似方程，实现每个方程时需要一个多路复用器，凡是计算流水线中的变量值在时间步长内被更新，形成的数据存储于寄存器中，最后输出。若方程式中的有参数赋值和调整转换为2ⁿ参与数值运算，可以由右移相应的位数代替。时间步长t被在电路运行中动态地更新为t+1；微分dt被指定为2ⁿ参与方程运算，由于数值已被确定为1/16，则可以由右移4位代替；方程式中的数字运算设计和空间与时间复杂度一同封装在f[t,v(t)]中进行实现。通过编码在神经元veriloghdl代码实现的top-level模块中构建一个单元，该单元实现的具体功能有：

(1)当v(t+1)≥vpeak时，可以通过不同的生物电学特性将参数表和状态变量进行重置；

(2)count变量是一个时钟预分频器，可将计算速度减慢4096倍；

(3)按照数字运算系统的要求，对初始值v(t)和u(t)均缩小了100倍，所以动态范围是[-1,1]；

(4)对vrest、vthresh、vpeak、vreset和ureset参数不进行缩放，因为它们均设定为常数且均与缩放后的变量相乘，而变量gs、τm和k、τr则除以100。与式3-4相比，除电流i和微分dt之外，编码实现方程式中的计算单元都除以100，实现整体的运算缩放。

在本发明的一个实施例中，模拟与仿真过程中选取18位寄存器和2的定点补码算法来进行参数的换算，其中在第15和16位之间使用二进制点表示(零位是最低有效位)，第17位是符号位，从第18位到第16位的转换仅需要截断最低的两个有效位[1:0]，所表示的数值范围在-2.0～+1.999985之间。同时，该数值范围也适用于音视频编解码器，后者需要16位2的补码才能够输出到dac。

s2：根据神经元电路按照随机耦合结构进行扩展、配置脉冲编码与解码单元生成脉冲神经网络的通信电路。

具体地，步骤二完成脉冲神经网络的通信系统构建，其核心工作是在二维分段线性脉冲神经元模型的电路设计与突触交互机制的基础上，构建基于fpga的脉冲神经网络通信系统的整体硬件架构，从数字系统设计的阶段性和测试的需求出发，具体执行如下操作：在步骤一实现的神经元数字电路的基础上，按照随机耦合结构进行扩展，配置相应的脉冲编码与解码单元，用于脉冲存储器作用于神经元来完成数字电路的响应，实现随机耦合脉冲神经网络的空间节点联结。

在本发明的一个实施例中，步骤s2包括：

s2-1：采用随机函数随机生成包括a个神经元和b个突触连接的脉冲神经网络，其中，a个神经元之间随机耦合且a和b均为大于零的整数。

示例性地，采用rand函数随机生成1000个神经元和5000个突触连接的脉冲神经网络，神经元与神经元之间随机耦合，空间结构连接的示例如图6所示。在神经元和神经元之间实现了突触连接，使用的突触交互机制包含了兴奋性和抑制性突触，如图7所示。

s2-2：根据脉冲神经网络构建包括第一电路单元、第二电路单元和第三电路单元的通信电路。

结合脉冲神经网络处理脉冲信息的完整过程，本发明方法提供了如图8所示的脉冲神经网络的fpga实现架构，可以划分为第一电路单元w、第二电路单元n和第三电路单元c。各单元实现特定的操作和处理流程，具体为：

第一电路单元w包括权值存储单元和输入计算单元，第一电路单元用于控制神经元节点连接之间突触电学信号的增强或减弱。

权值存储单元详细的数字设计结构如图9所示，该部分是突触权值ws的存储单元，由m个存储缓冲区组成，每个缓冲区包括n个权值，用wb位定点数(可以根据特殊应用所需的权值范围来确定)来表示用以输入神经网络参与数值运算。单个神经元可以在一个缓冲区中存储n个值，缓冲器中的ws在每个时钟周期被移位到存储器单元。w_change表示权值变化，其由控制单元提供指令信号调用权值；i1，i2...im是wb位的加权输入，进一步被输送到输入计算单元。

输入计算单元详细的数字设计结构如图10所示。该模块负责通过权值存储单元的输入权值i1，i2...im和m位的输入神经元，计算出神经元的输入电流i_in。在该单元的第一阶段，输入权值乘以上一神经元产生的脉冲(c1，c2，…，cm)。如果ci＝1，则相应的输入权值不变执行完此阶段；如果ci＝0，则输入权值转换为2的补码作为在此阶段的输出。在随后的各个阶段中，将以流水线结构计算每部分的输入值，然后将结果添加到i_bias以提供输出神经元的电流i_in作为下一个神经元的输入。i_bias是神经元保证发射的最小电流，输入电流决定了脉冲的速率。最后是延迟阶段，其根据实现的神经元数量所确定。因此，本单元的整体结构主要是由用于计算i_in的i_s级流水线和用于同步的d_s级延迟共同组成。

第二电路单元n是建立在神经元模型的基础上构建不同的脉冲神经网络拓扑结构生成多核存储连接向量，针对硬件架构中的脉冲神经神经网络网络仿真。第二电路单元n依靠递归方法来求解神经元模型的常微分方程，利用了神经元各部分的递归结构，将神经元封装打包用于资源调用和运算流水线共享。在每个时钟脉冲内，一个神经元接收输入值并计算该神经元的输入电流，然后运行一次神经元模型，并在神经元和神经元之间使用兴奋性或抑制性突触计算方程式，如图11所示。在本结构中，计算单元通过管线和缓冲区在部分神经元之间实现共享。为了使管线链能够正确运行，必须保证w单元和n单元输出中的w、v和u值同步，使其在每个时钟脉冲内属于同一神经元。此同步所需的条件是：

在硬件电路实现中，用于权值更新的必要条件是：权值和v的传输通道的响应输出必须在同一时钟脉冲内，公式表示为：

i_s+d_s+v_s＝n(6)

考虑到所响应神经元的数量是通过定点运算和v、i的计算阶段数共同决定的，可以选择适当的延迟(d_s)来满足该方程式。在此结构中，已实现的神经元的数量为(d_s＝0)：

i_s+v_s＝n(7)

第三电路单元c是应对不同的响应需求发送控制信号至权值存储单元，调用权值参与网络计算，同时判断神经元膜电位是否到达脉冲峰值，调用相应的复位机制进行复位。第三电路单元c单元由三部分构成，分别是控制单元、计数缓冲器和输出单元。此单元的主要功能是完成突触权值的调用，并且当分段线性神经元模型中v≥vpeak时，应用复位机制完成膜电位v和恢复变量u的重置。如图12所示，对于控制单元的工作机制进行了详细介绍，该部分的目的是获取必要的数据信息并将控制信号作用于其他单元。由于本单元需获取必要数据并将控制信号施加到其他单元，所有输入的数据有：

(1)从n单元中输出v(vo)用于阈值条件检查。

(2)从计数缓冲器输出计数值，以评估权值变化。

(3)用户定义n位外部注入电流i，用于激发神经元。

(4)“valid”是来自用户的输入信号，显示上层神经元输入的应激脉冲信号和“神经元位数选择”。

(5)用户提供的k位“神经元位数选择”，用于将所需神经元的v值放入输出寄存器。

第三电路单元c包含一个内部编码器和逻辑移位寄存器，用于向输出单元产生恰当的命令，以表示所选择神经元的输出。编码器提供2^k位数来进行k位神经元信号的选择，其中仅有一位为“1”和其他均为“0”。当神经元位数选择的数值有效时，用户设置“valid”输入位，将位数编码存储在2^kbit移位寄存器中。当用户复位“valid”位时，包含2^k-1位“0”和一位“1”的移位寄存器，将在每个时钟脉冲进行逻辑移位。因此，当update_out_reg信号是“1”的状态下，只有一个时钟脉冲；信号是“0”的状态下，有n-1个时钟脉冲。该信号被用作将使能信号写入输出寄存器中。由于控制单元主要是将指令作用于w单元、n单元和输出单元，所有输出的控制信号有：

(1)输出到n单元的v复位命令和u更新命令。

(2)命令输出单元进行实时脉冲的输出。

(3)weight_change：权值更新后存储到“权值存储单元”，该值是根据所应用的突触交互机制中兴奋性和抑制性突触方程式计算的。

第三电路单元c的计数缓冲器是一个存储缓冲区，用于根据时钟脉冲数存储每个神经元中的定时脉冲序列；输出单元是一个在输出端提供神经元膜电位v(t+1)的寄存器。

根据上述脉冲神经网络的fpga实现架构的数字设计，构建脉冲神经网络的通信系统，神经元之间连接的是电突触，其突触交互机制主要是以兴奋性和抑制性突触在网络通信中予以实现。在数字电路中的对于兴奋性、抑制性突触的数值运算，本发明采用一个求解迭代方程的数值积分器，对于突触电流i(t+1)的数学公式记为式4，定义为：

式中，λ>0表示突触时间常量，在本次实验中取值为常数1/16，可以得到合理的运算结果；n是进入神经元j的输入数量，wij是从神经元i到神经元j的突触权值，取值可以为正负，实现突触电流的增强或抑制；ci是神经元i产生的脉冲序列。

本发明实施例提供的基于分段线性脉冲神经元网络的fpga实现方法，分段线性脉冲神经元的电路设计与实现，所使用的分段线性脉冲神经元模型结合了hodgkin-huxley神经元模型的动力学特性与integrate-and-fire神经元模型的解析特性，在保留丰富的神经计算特性和神经动力学特性的同时，便于硬件的逻辑映射，加快了数字设计实现的操作流程。该神经元模型利用两条直线构成的v型曲线来近似神经元膜电位的零线，并且用一条直线来表示膜电位恢复变量的零线，同时加入复位机制(判断t时刻的膜电位是否到达脉冲峰值vpeak)对应神经元的复极化过程。对分段线性脉冲神经元的模型设计成便于电路编码的形式，通过veriloghdl语言进行编程和模拟，采用quartusii和modelsim软件进行联合仿真。

本发明所实现的脉冲神经网络的通信系统构建，核心技术方案是在二维分段线性脉冲神经元模型的电路设计与突触交互机制的基础上，构建脉冲神经网络通信系统的整体硬件架构。从数字系统设计的阶段性和测试的需求出发，在已有神经元数字电路的基础上，按照随机耦合结构进行扩展，配置相应的脉冲编码与解码单元，用于脉冲存储器作用于神经元来完成数字电路的响应。

本发明方法在神经元电路设计与实现方面，分段线性脉冲神经元模型减少了乘法器的使用，占用了较低的硬件资源，能够在模拟呈现丰富的神经形态动力学同时，可以更高的硬件计算效率工作，便于扩展至大规模脉冲神经网络的硬件架构实现和通信系统的动态仿真。

需要说明的是，本发明实施例中电路未说明部分的构成以及作用对于本领域的技术人员而言都是已知的，为了减少冗余，不做赘述。

可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本发明实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。