一种跨时钟域数据同步电路、方法及设备与流程

本申请涉及数据同步领域，具体涉及一种跨时钟域数据同步电路、方法及设备。

背景技术：

目前，电子信息技术产业发展迅速，对于专用芯片的性能要求越来越高，在集成电路制技术迅速进步的同时，集成电路的复杂度呈指数增加，研发生产周期大幅延长，不能很好的适应多变的市场需求。而大规模现场可编程逻辑器件(fpga)提供了一种可以灵活实现电路的方法，平衡了产品研发周期和产品性能之间的矛盾。

但是现有技术中，由于fpga设计功能的复杂度上升，经常需要实现大位宽高速数据的跨时钟域同步，直接使用大位宽先入先出队列(firstinputfirstoutput，fifo)进行数据同步往往因为fpga资源、架构等原因无法实现高频率时钟读写，使数据跨时钟域同步部分成为系统设计的性能瓶颈。

技术实现要素：

为了解决上述问题，本申请提出了一种跨时钟域数据同步电路，包括数据分片模块、数据编码模块、与所述数据编码模块连接的数据同步模块、与所述数据同步模块连接的数据解码模块；所述数据分片模块，根据待同步数据的位宽，对所述待同步数据进行数据分片得到若干个数据片，并生成若干个所述数据编码模块、所述数据同步模块；所述数据编码模块，对输入的所述数据片进行编码，得到编码数据片；所述数据同步模块，对所述编码数据片进行跨时钟域同步，得到同步数据片；所述数据解码模块，对若干个所述同步数据片进行连续性确认，并在确认连续性完整后，对所述若干个同步数据片进行解码并整合。

在一个示例中，所述数据分片模块，根据待同步数据的位宽，以及预设的每片数据片的单位位宽，计算得到计算值；对所述待同步数据进行数据分片得到所述计算值的数据片，生成所述计算值的所述数据编码模块、所述数据同步模块，其中，针对每个所述数据编码模块都存在一一对应的所述数据同步模块，用来处理一个所述数据片。

在一个示例中，所述待同步数据的位宽不小于128bit，所述单位位宽为64bit。

在一个示例中，所述数据同步模块还用于，将所述同步数据片以及对应的数据片标识发送至所述数据解码模块；所述数据解码模块，基于所述数据片标识对对若干个所述同步数据片进行连续性确认。

在一个示例中，每个所述数据同步模块中设置有相应的fifo，所述fifo的位宽不小于所述单位位宽与所述数据片标识对应的位宽的和。

在一个示例中，所述数据解码模块还用于，在确认连续性不完整后，进行报错并丢弃当前帧的数据。

在一个示例中，所述数据编码模块，使用独热码或格雷码对输入的所述数据片进行编码。

在一个示例中，所述数据同步模块还用于，进行数据缓冲。

另一方面，本申请还提出了一种跨时钟域数据同步方法，应用如上述任意一个示例所述的电路执行跨时钟域数据同步，所述方法包括：通过数据分片模块，根据待同步数据的位宽，对所述待同步数据进行数据分片得到若干个数据片，并生成若干个数据编码模块、数据同步模块，并将所述若干个数据片分别发送至所述若干个数据编码模块；通过所述数据编码模块，对输入的所述数据片进行编码，得到编码数据片，并将所述编码数据片发送至相应的所述数据同步模块；通过所述数据同步模块，对所述编码数据片进行跨时钟域同步，得到同步数据片，并将所述同步数据片发送至数据解码模块；通过所述数据解码模块，对若干个所述同步数据片进行连续性确认，并在确认连续性完整后，对所述若干个同步数据片进行解码并整合。

另一方面，本申请还提出了一种跨时钟域数据同步设备，其特征在于，应用如上述任意一个示例所述的电路执行跨时钟域数据同步，所述设备包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行：通过数据分片模块，根据待同步数据的位宽，对所述待同步数据进行数据分片得到若干个数据片，并生成若干个数据编码模块、数据同步模块，并将所述若干个数据片分别发送至所述若干个数据编码模块；通过所述数据编码模块，对输入的所述数据片进行编码，得到编码数据片，并将所述编码数据片发送至相应的所述数据同步模块；通过所述数据同步模块，对所述编码数据片进行跨时钟域同步，得到同步数据片，并将所述同步数据片发送至数据解码模块；通过所述数据解码模块，对若干个所述同步数据片进行连续性确认，并在确认连续性完整后，对所述若干个同步数据片进行解码并整合。

通过本申请提出同步电路能够带来如下有益效果：

本申请针对现有fpga设计中使用单个大位宽fifo进行数据同步造成的设计性能瓶颈，能够将待同步数据进行数据分片，并通过相应的数据编码模块以及数据同步模块进行相应处理，再由数据解码模块完成解码整合，完成数据的跨时钟域同步，增加了数据跨时钟域同步时的速度以及可靠性。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例中跨时钟域数据同步电路的示意图；

图2为本申请实施例中跨时钟域数据同步方法的流程示意图；

图3为本申请实施例中跨时钟域数据同步设备的示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

以下结合附图，详细说明本申请各实施例提供的技术方案。

如图1所示，本申请实施例提供了一种跨时钟域数据同步电路，同步电路包括数据分片模块fpm、数据编码模块bmm、数据同步模块frm以及数据解码模块jmm。

具体地，每个同步电路中通常可以包括一个数据分片模块，数据分片模块模块用于接收需要进行同步的数据(在本申请实施例中将该数据称作待同步数据)，并对待同步数据进行数据分片，得到若干个数据片。而且数据分片模块还会生成若干个数据编码模块以及数据同步模块，用来对数据片进行相应的处理。其中，数据分片指的是，将待识别数据根据预设的规则进行分割，从而得到多组数据的过程，而在本申请实施例中所针对的待同步数据，指的是一帧的数据，相应的，数据分片也是对该帧待同步数据所进行的数据分片。而数据分片模块生成的数据编码模块以及数据同步模块的数量是相同的，且与数据片的数量是相对应的，每个数据编码模块都有一一对应的数据解码模块，用来处理一个数据片。

而每个同步电路中，数据编码模块的数量通常为多个，即至少两个。在数据编码模块接收到了数据分片模块发送的数据片后，可以对该数据片中的相关数据进行编码，并将经过编码后的数据片称作编码数据片。其中，在对数据进行编码时，可以使用独热码或格雷码进行数据编码，在此不再对编码过程进行赘述。

当数据编码模块将数据片进行编码之后，可以将编码数据片写入至相对应的数据同步模块。每个数据编码模块都连接有一一对应的数据同步模块，在数据同步模块接收到编码数据片后，即可对编码数据片进行跨时钟域同步，在此可以将经过同步后数据片称作同步数据片。在数据同步模块对数据片完成跨时钟域同步后，即可将同步数据片发送至数据解码模块。另外，数据同步模块除了对数据进行数据同步外，还可以进行数据缓冲，数据缓冲，即cache技术，本质上是匹配一种速度差异。

通常情况下，每个同步电路中也只包含一个数据解码模块，该数据解码模块与上述若干个数据同步模块连接，在接收到所有的数据同步模块发送的同步数据片之后，即可对这些同步数据片进行连续性确认。如果确定了连续性完整不存在问题，即没有产生丢帧，即可将这若干个同步数据片进行解码并整合成为完整的数据，此时也就完成了跨时钟域同步。当然，如果在进行连续性确认时，确认连续性不完整，此时可以进行报错并丢弃当前帧的数据，继续同步下一帧的数据。

在一个实施例中，数据分片模块在对数据进行分片之前，首先要计算确定本次需要分片得到数据片的个数。而在计算个数时，可以基于待同步数据的位宽，以及预先设置的同步精度等级来进行计算。其中，不同的同步精度等级对应着不同的单位位宽。由于本申请实施例中的同步电路主要针对的是大位宽数据，而通常情况下，我们将位宽不小于128bit的数据称作大位宽数据，因此在设置单位位宽时，可以将单位位宽设置为64bit，能够符合大位宽数据的分片要求，以下以单位位宽为64bit为例进行解释说明。设待同步数据的位宽为n，以64bit为单位对每一帧数据进行数据分片。当n为64的整数倍时，可以进行数据分片得到n/64个数据片。当n不是64的整数倍时，可以得到[n/64]+1个数据片。而生成的数据编码模块、数据同步模块的数量与数据片的数量相同，在此不再赘述。

在一个实施例中，在数据同步模块将同步数据片发送至数据解码模块时，除了发送同步数据片以外，还需要发送相应的数据片标识至数据解码模块，此时，数据解码模块即可根据该标识来对接收到的若干个同步数据片进行连续性确认。

具体地，每个数据同步模块中设置有相应的fifo，进行数据同步。如果fifo的位宽设置过高，则会导致资源浪费，如果fifo的位宽设置过低，则可能导致无法进行数据同步功能，因此在设置fifo的位宽时，可以将其设置为不小于单位位宽与数据片标识对应的位宽的和，以保证可以执行数据同步功能，而且设置的时候也可以将其设置为，单位位宽与数据片标识对应的位宽的和，与fifo的位宽之前的差值低于预设阈值。以单位位宽为64bit为例，由于大位宽数据(待识别数据)的位宽通常情况最高为512bit，此时需要将其分为8个数据片，通过二进制数对这8个数据片进行表示时，数据片标识需要至少3bit的位宽，并且为了防止意外情况的发生，可以将fifo的位宽设置为68-70bit，几乎能够满足任意位宽的待识别数据，也不会造成太多的资源浪费。

如图2所示，本申请实施例还提供一种跨时钟域数据同步方法，应用上述任意一个实施例所述的同步电路执行跨时钟域数据同步，方法包括：

s201、通过数据分片模块，根据待同步数据的位宽，对所述待同步数据进行数据分片得到若干个数据片，并生成若干个数据编码模块、数据同步模块，并将所述若干个数据片分别发送至所述若干个数据编码模块。

s202、通过所述数据编码模块，对输入的所述数据片进行编码，得到编码数据片，并将所述编码数据片发送至相应的所述数据同步模块。

s203、通过所述数据同步模块，对所述编码数据片进行跨时钟域同步，得到同步数据片，并将所述同步数据片发送至数据解码模块。

s204、通过所述数据解码模块，对若干个所述同步数据片进行连续性确认，并在确认连续性完整后，对所述若干个同步数据片进行解码并整合。

在本申请实施例中的同步方法，与上述同步电路中的相关内容类似，故而在此不再描述。

如图3所述，本申请实施例还提供了一种跨时钟域数据同步设备，应用上述任意一个实施例所述的同步电路执行跨时钟域数据同步，设备包括：

至少一个处理器；以及，

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行：

通过数据分片模块，根据待同步数据的位宽，对所述待同步数据进行数据分片得到若干个数据片，并生成若干个数据编码模块、数据同步模块，并将所述若干个数据片分别发送至所述若干个数据编码模块；

通过所述数据编码模块，对输入的所述数据片进行编码，得到编码数据片，并将所述编码数据片发送至相应的所述数据同步模块；

通过所述数据同步模块，对所述编码数据片进行跨时钟域同步，得到同步数据片，并将所述同步数据片发送至数据解码模块；

通过所述数据解码模块，对若干个所述同步数据片进行连续性确认，并在确认连续性完整后，对所述若干个同步数据片进行解码并整合。

在将待同步数据进行数据分片得到若干个数据片后，可以生成相应数量的数据编码模块以及数据同步模块，每个数据编码。

本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于设备和介质实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

本申请实施例提供的设备和介质与方法是一一对应的，因此，设备和介质也具有与其对应的方法类似的有益技术效果，由于上面已经对方法的有益技术效果进行了详细说明，因此，这里不再赘述设备和介质的有益技术效果。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器(cpu)、输入/输出接口、网络接口和内存。

内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(ram)和/或非易失性内存等形式，如只读存储器(rom)或闪存(flashram)。内存是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(pram)、静态随机存取存储器(sram)、动态随机存取存储器(dram)、其他类型的随机存取存储器(ram)、只读存储器(rom)、电可擦除可编程只读存储器(eeprom)、快闪记忆体或其他内存技术、只读光盘只读存储器(cd-rom)、数字多功能光盘(dvd)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitorymedia)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。