信息处理设备和信息处理设备的控制方法与流程

1.实施例的方面涉及一种用于通过优化从非易失性存储器输出的信号波形的压摆率(slew rate)来生成最佳信号波形的技术。


背景技术：

2.近年来，内置于诸如个人计算机(pc)等的信息处理设备中的主印刷电路板(以下称为主板)被设计为可在多种情况下经由连接器或线缆连接到多种类型的印刷电路板中的印刷电路板(以下称为“板”)。例如，外围组件互连标准(pcie)卡插槽或双列直插式存储器模块(dimm)连接器可用于这种连接。这允许最终用户通过将期望的板(安装在板上的集成电路(ic))连接到主板来实现期望的功能。
3.在这种情况下，由于最终用户将期望的板连接到主板，因此当电连接到安装在主板上的ic时，所安装的ic具有什么电气特性是未知的。
4.通常，各种供应商已经按照诸如电子工程设计发展联合协会(jedec)等的各种标准设计和制造ic。然而，各供应商或各产品型号的ic的电气特性都略有不同。
5.换句话说，信号波形的压摆率(某个信号的每单位时间的电位变化量)可以根据诸如ic的输出信号驱动能力和布线模式等的条件而不同。
6.例如，国际公开wo2012/095980讨论了一种存储器控制器，该存储器控制器包括被配置为以逐步方式调整地址线的压摆率的寄存器。该技术能够与具有不同地址线拓扑的任何dimm进行精确通信。
7.在国际公开wo2012/095980中讨论的技术中，基于dimm(例如，无缓冲双列直插式存储器模块(udimm)或注册的双列直插式存储器(rdimm))的类型来调整地址线的压摆率。然而，该技术并不涉及针对从至少ic输出的数据信号的压摆率的调整。因此，由于来自各供应商或各产品型号的ic的不同电气特性，这可能导致输出信号波形的压摆率变化。
8.可能存在如下情况：安装有中央处理单元(cpu)的主板连接到安装有非易失性半导体存储器的不同的板。在这种情况下，如果用于设置压摆率的驱动能力处于初始状态，则输出信号波形的压摆率可能会根据安装在不同的板上的非易失性半导体存储器的供应商或产品型号而变化。根据压摆率的变化程度，可能无法使用从安装有cpu的主板输出的基准时钟精确地进行信号波形的采样，从而可能无法实现正常通信。
9.本发明旨在不管与布置在不同的板上的非易失性半导体存储器有关的装置信息如何，都抑制从非易失性半导体存储器输出的信号波形的压摆率的变化。


技术实现要素：

10.根据本发明的典型实施例，一种信息处理设备，包括：非易失性半导体存储装置，其存储标识信息和与输出信号有关的第一设置信息；存储器，其被配置为保持多个非易失性半导体存储装置的标识信息和与所述多个非易失性半导体存储装置的标识信息相关联的与输出信号有关的设置信息，所述标识信息至少包括所述非易失性半导体存储装置的标
识信息，所述设置信息至少包括与所述输出信号有关的第二设置信息；以及处理器，其被配置为获取所述非易失性半导体存储装置的标识信息，其中，所述处理器被配置为基于所获取的标识信息来获取所述第二设置信息，以及其中，所述处理器被配置为基于所述第二设置信息来改变所述非易失性半导体存储装置的所述第一设置信息。
11.根据本发明的典型实施例，一种信息处理设备的控制方法，所述信息处理设备包括处理器以及用于存储标识信息和与输出信号有关的第一设置信息的非易失性半导体存储装置，所述控制方法包括：获取所述非易失性半导体存储装置的标识信息；基于所获取的标识信息，从被配置为保持多个非易失性半导体存储装置的标识信息和与所述标识信息相关联的与输出信号有关的设置信息的存储器中，获取与所述输出信号有关的第二设置信息，所述标识信息至少包括所述非易失性半导体存储装置的标识信息，所述设置信息至少包括所述第二设置信息；以及基于所述第二设置信息来改变所述非易失性半导体存储装置的所述第一设置信息。
12.通过以下参考附图对典型实施例的描述，本发明的其它特征将变得明显。
附图说明
13.图1是示出彼此连接的多个印刷电路板的图。
14.图2是示出由于非易失性存储器之间的电气特性的差异引起的通信错误的概念图。
15.图3是示出图像形成设备的硬件结构的框图。
16.图4是示出设置嵌入式多媒体卡(emmc)的输出信号驱动能力的原理的框图。
17.图5示出包括产品名称和非易失性存储器的输出信号驱动能力设置值的管理信息。
18.图6是用于设置输出信号驱动能力的流程图。
19.图7是用于改变由非易失性存储器进行时的输出信号驱动能力的流程图。
20.图8是示出改善的信号波形和通信错误的由此防止的概念图。
具体实施方式
21.将参考附图详细描述本发明的典型实施例。以下典型实施例不旨在限制根据权利要求书的本发明，并且在各个典型实施例中描述的特征的所有组合不一定是用于本发明的解决方案的必要结构。在以下典型实施例中，图像形成设备被例示为信息处理设备。
22.根据第一典型实施例，多个板可连接。图1示出由彼此连接的作为主板的板10和板11组成的结构。
23.如图1所示，包括主装置的板10连接到包括从装置的板11，使得连接器20和连接器21适配在一起。连接器20安装在板10的表面上，以及连接器21安装在板11的表面上。连接器20和21允许多个信号通过。板10利用各自由金属制成的间隔件22和螺钉23紧固至板11。
24.板10具有安装在其上的集成电路(ic)30，并且板11具有安装在其上的ic31。ic 30经由多个信号线40与ic 31通信。在本典型实施例中，ic 30对应于主装置，并且ic 31对应于从装置。
25.信号线40允许数据信号、时钟信号和命令信号通过。信号线40经由连接器20和连
接器21建立板10与板11之间的连接。信号线40中的各线在板10和板11上具有特定的长度。由于板10和11是分开设置的，因此这些板是可互换的。
26.这种板结构通过连接包括能够实现所期望功能的ic的板来实现所期望功能。该板结构还具有以下优点：例如，如果ic 30发生故障，则板10从板11拆卸分离，然后新的板10(安装有正常ic 30的板)连接到板11。因此，信息处理设备再次变得可用。
27.在设计用于诸如pc等的信息处理设备的板的情况下，可以使用具有与ic31同样的功能的不同种类的ic之一。在这种情况下，不改变安装在安装有从装置的板11上的信号线的诸如布线长度和电阻等的参数。
28.例如，在当前使用的ic的成本变高的情况下，用由不同的供应商制造的另一个ic替换该ic可以降低成本或实现稳定的业务连续性计划(bcp)。
29.如上所述，ic 31的电气特性被设计成符合给定标准。然而，电气特性对于各供应商或对于各产品可能不同。在没有针对ic 31的各特性改变板10和11的信号线长度和电路常数的情况下使用不同种类的ic时，电气特性的依赖于装置(ic 31)的差异可能改变信号波形，从而导致通信错误。
30.将参考图2给出这种问题的具体描述。图2示出由于非易失性存储器之间的电气特性的差异发生的压摆率的变化以及由该变化引起的通信错误的概念。
31.在图2中假定三个装置(装置a、装置b和装置c)各自被准备为ic 31。ic 31将位串0b011发送至ic 30。
32.还假定ic 31具有初始化的输出信号驱动能力(即，初始化的压摆率)。作为ic 31的各装置例如是嵌入式多媒体卡(emmc)，其是以下所述的非易失性半导体存储器。ic 30是中央处理单元(cpu)。
33.尽管装置a、b和c具有如图2中所示的相同驱动能力，但装置c例如具有比装置a和b的压摆率更小的压摆率。如图2所示，ic 30向ic 31输出基准时钟。
34.在时刻t0，装置a、装置b和装置c各自输出低电平。在时刻t1，在装置a和装置b的情况下，当作为主装置的ic 30对位串进行采样时，从装置a和装置b输出的信号已经从低电平改变为高电平。然而，关于装置c，当作为主装置的ic 30对位串进行采样时，从装置c输出的信号具有低电平。在时刻t2，装置a、装置b和装置c各自具有高电平。
35.如图2所示，作为主装置的ic 30在使用装置a和装置b的情况下正确地将位串解释为0b011，但是在使用装置c的情况下错误地将位串解释为0b001。
36.其原因如下。如图2所示，从装置c输出的信号在作为主装置的ic 30对位串进行采样的时刻t2进行低到高转变。结果，ic 30将位串采样为低于阈值的值。在时刻t2，主装置由此将位串解释为0b001，其中，“1”被错误地解释为“0”。换句话说，从装置c所输出的信号的转变期间的波形(低到高、或高到低)的小梯度增加了主机错误地解释信号的可能性。
37.特别地，在ic 30在几百mhz至几ghz的范围内与ic 31通信的情况下，对于时钟信号需要皮秒(ps)级的定时控制。因此，压摆率之间的梯度的差可能导致通信错误。
38.现在将参考图3描述根据本典型实施例的硬件结构。
39.图像形成设备100包括非易失性存储器101、cpu 102、易失性存储器103、网络通信控制单元104、图像处理单元105、易失性存储器106、图像读取单元107和图像形成单元108。在本典型实施例中，假定cpu 102对应于图1中所示的ic 30，并且非易失性存储器101对应
于图1中所示的ic 31。图像形成设备100包括以与图1中示出的方式相同的方式连接的两个板。
40.非易失性存储器101具有即使当断开电源时也能够保持数据的特性。在本典型实施例中，非易失性存储器101是emmc。非易失性存储器101经由四个总线连接到cpu 102，cpu 102被配置为执行图像形成设备100中的各种信息处理。总线之一将时钟信号1从作为主装置的cpu 102馈送到非易失性存储器101。
41.emmc被标准化以支持多个时钟频率下的通信。在正常操作中，时钟信号1用于通信中的基准时钟。相反，支持被称为hs400的通信模式的emmc需要向主装置输出允许主装置对数据进行采样的基准时钟。在这种情况下使用的基准时钟是时钟信号2。emmc被标准化以与主装置交换命令信号和数据信号。命令信号用于主装置向从装置发送请求，还用于从装置向主装置回复请求的接收。然后，输出预定的数据作为数据信号。
42.现在将给出对emmc的设置的具体描述。emmc具有被称为卡标识(cid)寄存器的区域、被称为卡特定数据(csd)寄存器的区域以及被称为扩展卡特定数据(ext_csd)寄存器的区域。
43.cid寄存器存储包括制造商标识(id)和产品名称的基本信息(在下文中，cid信息)。
44.csd寄存器存储包括非易失性存储器101所支持的时钟的最大频率和非易失性存储器101所读取的时钟的最大块引导长度的信息(在下文中，csd信息)。
45.ext_csd寄存器具有例如被称为device_type字段的寄存器字段和被称为8位hs_timing字段的寄存器字段。在这些寄存器字段中可选择的传送模式用表示传送频率的数值和表示采样定时的字母表的组合来命名。例如，在ddr50模式(ddr：“双数据速率”的缩写)中，主装置在时钟的上升沿和后降沿这两者处对数据进行采样，并且以50mhz的时钟频率操作。时钟频率不限于50mhz，只要其落在由电子工程设计发展联合协会(jedec)规定的范围内即可。
46.hs_timing字段具有高4位驱动强度区域和低4位定时接口区域。
47.定时接口区域存储指示当前设置的传送模式的信息。驱动强度区域存储关于当前输出信号驱动能力设置值的信息。具体地，驱动能力设置值是指用于设置从非易失性存储器侧测量的输出阻抗的信息。该设置值可以改变输出信号驱动能力。
48.当emmc从主装置接收预定的命令信号和预定的数据信号时，emmc访问对象寄存器以为该寄存器设置接收的数据信号。
49.将参考图4给出设置emmc的输出信号驱动能力的原理的描述。图4以简化方式示出非易失性存储器101的内部结构。
50.非易失性存储器101包括nand闪速存储器200。当非易失性存储器101从作为主装置的cpu 102接收到读取请求时，存储器控制器201从nand闪速存储器200读取数据，并且将该数据保存在存储器控制器201所包括中的高速缓冲存储器(未示出)中。存储器控制器201将保持在高速缓冲存储器中的数据依次发送至物理层(phy)202。
51.高侧场效应晶体管(fet)203、低侧fet 204和阻抗组205配置在phy 202上。当高侧fet 203接通时，电流从phy 202的电源电压流入输出信号，使得输出信号从低电平转变为高电平。当低侧fet 204接通时，电流从输出信号部分流入地端，使得输出信号从高电平转
变为低电平。
52.阻抗组205包括阻抗值彼此不同的阻抗z1、阻抗z2和阻抗z3。基于上述寄存器设置来选择阻抗z1至z3之一。在本典型实施例中，阻抗z1具有比阻抗z2的阻抗值更大的阻抗值，并且阻抗z2具有比阻抗z3的阻抗值更大的阻抗值(z1>z2>z3)。
53.在设置阻抗值大于阻抗z2和z3的阻抗z1的情况下，少量电流从phy 202的电源电压流入，并且少量电流流入地端。换句话说，出现在输出信号上的能量的量减小，因此压摆率减小。
54.在设置阻抗值小于阻抗z1和z2的阻抗z3的情况下，大量电流从phy 202的电源电压流入，并且大量电流流入地端。换句话说，出现在输出信号上的能量的量增加，因此压摆率增加。
55.由寄存器设置引起的驱动能力的变化涉及时钟信号2(传送模式中的频率设置)、命令信号和数据信号。尽管命令信号和数据信号各自在双向总线上，但是从主装置输出到emmc的信号的驱动能力没有改变。
56.非易失性存储器101存储诸如用于控制图像形成设备100的操作系统(os)等的程序数据。
57.非易失性存储器101还存储如图5所示的将产品名称与输出信号驱动能力设置值相关联的管理信息。输出信号驱动能力设置值与产品名称相关联，以最小化由于各供应商或各产品型号的电气特性的差异所引起的来自emmc的输出波形的变化。
58.该管理信息可由例如服务工程师更新。在本典型实施例中，将驱动能力设置值与产品名称相关联。可选地，驱动能力设置值可与能够识别从装置的任何信息相关联。
59.cpu 102将存储在非易失性存储器101中的程序数据加载到易失性存储器103上，并且根据cpu 102的程序计数器(未示出)的操作依次执行处理。程序数据包含用于控制非易失性存储器101的驱动软件。在本典型实施例中，该驱动软件被称为emmc驱动器。emmc驱动器初始化非易失性存储器101和cpu 102之间的总线，向非易失性存储器101发出读命令和写命令，并且向非易失性存储器101发送数据。
60.在本典型实施例中，emmc驱动器在初始化总线时读取非易失性存储器101的产品名称。cpu 102具有如下功能：基于产品名称来参考图5所示的管理信息，并且在非易失性存储器101的寄存器中设置与产品名称相关联的驱动能力设置值。下面将参考图6描述功能的详情。
61.除了对emmc的控制之外，cpu 102还具有例如用于控制对图像形成设备100的电力供应的功能和用于将从网络通信控制单元104接收到的页面描述语言(pdl)数据发送至图像处理单元105的功能。
62.易失性存储器103是cpu 102将存储在非易失性存储器101中的程序数据加载至的动态随机存取存储器(dram)。cpu 102使用易失性存储器103作为工作存储器。
63.网络通信控制单元104根据传输控制协议/互联网协议(tcp/ip)套件与外部设备(未示出)通信，以接收例如pdl数据。在本典型实施例中，假定图像形成设备100经由以太网线缆连接到外部设备。
64.图像处理单元105从图像读取单元107接收图像数据，并对接收到的图像数据进行诸如打包、压缩和旋转等的图像处理。图像处理单元105包括副cpu(未示出)，并且在图像处
理中使用易失性存储器106作为工作存储器。图像处理单元105将进行了图像处理的数据发送至图像形成单元108。图像形成单元108使用图像形成设备100中的光电导体和调色剂在纸薄片上形成期望的图像。
65.现在将参考图6描述由cpu 102进行的用于改变非易失性存储器101的输出信号驱动能力的处理流程。通过cpu 102执行图6所示的流程图。
66.在以下描述中，诸如cmdx和rx等的表现用于由jedec指定的emmc通信协议。cmdx表示cpu 102向非易失性存储器101输出的命令。rx表示非易失性存储器101向cpu 102输出的响应。cmdx和rx经由命令信号总线来发送。rx仅是基于接收到的cmdx唯一确定的响应，因此将不给出其描述。在cmdx和rx的交换之后，所需的数据作为数据信号被输出。
67.在图像形成设备100接通之后，流程图开始。在步骤s1000中，cpu 102将输入到非易失性存储器101的时钟信号1设置为400khz或更小的频率，并且开始用于初始化总线的流程。在步骤s1001中，cpu 102将cmd1发送至非易失性存储器101。cpu 102发出cmd1以请求发送与非易失性存储器101的标准有关的信息。具体地，cpu 102请求发送非易失性存储器101可操作的电源电压范围的信息和用于判断非易失性存储器101是否处于忙碌状态的信息。
68.在发送cmd1之后的步骤s1002中，cpu 102等待从非易失性存储器101接收作为对cmd1的响应的r3。
69.当cpu 102接收到r3时(步骤s1002中为“是”)，处理进入步骤s1003。在步骤s1003中，cpu 102从非易失性存储器101接收数据。cpu 102判断所接收到的数据中的操作条件寄存器(ocr)忙碌位(在下文中，称为ocr位)是否为“0”。ocr位指示非易失性存储器101是否处于忙碌状态。ocr位“1”指示非易失性存储器101处于忙碌状态。ocr位“0”指示非易失性存储器101处于空闲状态。
70.当ocr位不为“0”时(即，当ocr位为“1”时)(步骤s1003中为“否”)，非易失性存储器101正在处理中(即，非易失性存储器101处于忙碌状态)，由此处理不能进行到步骤s1004而是返回到步骤s1002。在步骤s1002中，cpu 102等待r3的ocr位变为“0”。当cpu 102判断为ocr位为“0”(步骤s1003中为“是”)时，处理进入步骤s1004。
71.在步骤s1004中，cpu 102根据基于cmd1获得的数据来判断非易失性存储器101是否是能够与cpu 102通信的从装置。具体地，例如，cpu 102判断非易失性存储器101是否支持由cpu 102所支持的电源电压。
72.如果cpu 102从非易失性存储器101接收到使通信无效的设置值(步骤s1004中为“否”)，则处理进入步骤s1006。在步骤s1006中，cpu 102停止向总线(phy202)供电，并且执行错误处理。当cpu 102判断为cpu 102能够与非易失性存储器101通信时(步骤s1004中为“是”)，处理进入步骤s1005。
73.在步骤s1005中，cpu 102将cmd2发送至非易失性存储器101。cpu 102发出cmd2以从非易失性存储器101获取cid信息(诸如非易失性存储器101的制造商id和产品名称等)作为基本信息。
74.在发送cmd2之后，cpu 102从非易失性存储器101接收r2作为对cmd2的响应。在步骤s1007中，cpu 102等待来自非易失性存储器101的cid信息的完全发送。如果cpu 102接收到所有cid信息(步骤s1007中为“是”)，则处理进入步骤s1008。
75.在步骤s1008中，cpu 102从接收到的cid信息中提取产品名称。产品名称例如存储
在cid寄存器的位编号103至56中。该产品名称的值指示存储在用于设置驱动能力的管理信息中的装置a、装置b和装置c之一。
76.在步骤s1009中，cpu 102将cmd3发送至非易失性存储器101，设置相对卡地址，并且将非易失性存储器101转变为待机状态。相对卡地址的设置意味着cpu 102设置如何使用非易失性存储器101中的地址。
77.在步骤s1010中，cpu 102向非易失性存储器101发送cmd9，以获取包括由非易失性存储器101所支持的时钟的最大频率和由非易失性存储器101所读取的时钟的最大块引导长度的csd信息。当cpu 102完全接收到作为对cmd2的响应的r2和csd信息时(步骤s1011中为“是”)，处理进入步骤s1012。
78.在步骤s1012中，cpu 102将cmd7发送至非易失性存储器101。cpu 102发出cmd7，以将在步骤s1009中转变后的待机状态下的非易失性存储器101转变为传送状态(数据可传送状态)。
79.在步骤s1013中，cpu 102将cmd8发送至非易失性存储器101以获取存储在ext_csd寄存器中的信息。cpu 102从所获取的ext_csd寄存器信息中提取关于device_type字段和hs_timing字段的信息。device_type字段存储传送模式信息。hs_timing字段存储当前传送模式信息和驱动能力设置值。然后，处理进入步骤s1014。
80.在步骤s1014中，cpu 102将cmd6发送至非易失性存储器101。cpu 102发出cmd6以在ext_csd寄存器的hs_timing字段中的定时接口中设置0x1的值。因此，cpu 102将非易失性存储器101的传送模式改变为高速模式(52mhz或更小的时钟频率)。
81.高4位驱动强度区域存储驱动能力设置值的默认值。驱动能力设置值的默认值例如为0x0。非易失性存储器101针对各供应商或各产品型号以相同的方式设置，但是尽管对其做出相同的设置，但性能彼此不同。
82.在步骤s1015中，cpu 102将cmd19和cmd14发送至非易失性存储器101。cpu 102发出cmd19和cmd14以执行用于设置数据信号的总线宽度的测试序列。数据信号的总线宽度可增加到高达8位。cpu 102由此完成对emmc中的总线的初始化。
83.在cpu 102完成总线宽度的设置之后，处理进入步骤s1016。在步骤s1016中，cpu 102向非易失性存储器101发送cmd16，以确定作为数据读取和数据写入时的数据单位的块的数据大小。数据大小例如为512字节。该数据大小被设置为大于或等于管理信息所需的数据大小。在发送cmd16之后，cpu 102等待从非易失性存储器101回复r1(步骤s1017)。
84.在步骤s1018中，cpu 102发出cmd17以读取图5所示的管理信息。在步骤s1018中要指定的地址是存储管理信息的存储器区域的开头地址。由此读取的管理信息被保持在易失性存储器103中。在cpu 102发出cmd17之后，处理进入步骤s1019以判断是否接收到r1和管理信息。如果cpu 102完成该接收(步骤s1019中为“是”)，则处理进入步骤s1020。
85.在步骤s1020中，cpu 102将在步骤s1008中提取的产品名称和在步骤s1013中提取的输出信号驱动能力设置值与在步骤s1019中保持在易失性存储器103中的管理信息进行比较。
86.在步骤s1020中，如果产品名称和驱动能力设置值等于图5所示的管理信息中的产品名称和驱动能力设置值(步骤s1020中为“是”)，则处理进入步骤s1021。如果产品名称和驱动能力设置值与图5所示的管理信息中的产品名称和驱动能力设置值不同(步骤s1020中
为“否”)，则处理进入步骤s1022。
87.在步骤s1021中，cpu 102无需改变输出信号驱动能力设置值。由此，如上所述，cpu 102在hs_timing字段的低4位区域中，设置非易失性存储器101所支持的传送模式中的最高性能的传送模式。
88.将给出处理进入步骤s1021的典型情况的具体描述。在本典型实施例中，例如，在步骤s1008中提取的产品名称是装置a的情况下，管理信息中的驱动能力设置值等于实际装置的驱动能力设置值。具体地，由于非易失性存储器101的默认值为0x0，因此在步骤s1013中提取的输出信号驱动能力设置值为0x0。图5中示出的输出信号驱动能力设置值(参考信息)为0x0。由此，cpu 102在步骤s1020中判断为产品名称和驱动能力设置值与管理信息中的产品名称和驱动能力设置值相等。然后，处理进入步骤s1021。
89.在步骤s1022中，cpu 102向非易失性存储器101发送cmd6以在hs_timing字段的高4位区域中设置(重写)参考信息(例如，将阻尼电阻值从50ω改变为33ω)。
90.cpu 102从在步骤s1013中提取的装置类型中获得非易失性存储器101所支持的最高性能传送模式。由此，cpu 102在hs_timing字段的低4位区域中设置该传送模式。例如，在非易失性存储器101支持传送模式hs200的情况下，cpu 102设置0x2。
91.接着，将给出处理进入步骤s1022的典型情况的具体描述。在本典型实施例中，例如，在步骤s1008中提取的产品名称是装置c的情况下，管理信息中的驱动能力设置值与实际装置的驱动能力设置值不同。具体地，由于非易失性存储器101的默认值为0x0，因此在步骤s1013中提取的输出信号驱动能力设置值为0x0。另一方面，在图5中示出的输出信号驱动能力设置值(参考信息)为0x1。由此，cpu 102在步骤s1020中判断为产品名称和驱动能力设置值与管理信息中的产品名称和驱动能力设置值不同。然后，处理进入步骤s1022。在步骤s1022中，cpu 102利用作为参考信息的0x1来重写作为默认设置值的0x0。
92.接着，将给出管理信息与默认值不同的原因以及参考管理信息的原因的描述。如上所述，作为装置a至c的非易失性存储器101具有相同的默认设置。因此，装置c在存储在驱动强度区域中的默认值方面与装置a和b等同。在相同的设置条件下，如上所述，波形针对各供应商或各产品而不同。如图2所示，例如，具有默认设置值的装置c在压摆率上小于装置a和b。在设计装置时预先掌握装置之间的这种差异。为了将装置c的阻尼电阻值减小一个级别以增加信号的压摆率，在图5中所示的管理信息的驱动强度区域中设置0x1。通过参考图5所示的管理信息，非易失性存储器101中的寄存器中所存储的驱动能力设置值被改变为与产品名称相关联的驱动能力设置值，以使得设置期望的驱动能力设置值。
93.将参考图8的概念图给出改善信号波形的效果的具体描述。
94.来自在图8的左侧示出的装置c的输出信号波形等于在图2中示出的输出信号波形。如以上参考图2所述，在装置c的情况下，cpu 102将位串0b011错误地识别为0b001。
95.如图8的右侧所示，对于具有根据本典型实施例的结构的装置c，cpu102参考图5中所示的管理信息，并且针对非易失性存储器101中的寄存器设置与产品名称相关联的驱动能力设置值。由此非易失性存储器101(装置c)输出能够在基准时钟的上升定时超过阈值的具有较大压摆率的信号波形。由此，cpu 102正确地识别位串0b011。
96.如果针对由装置所支持的驱动能力来设置最大值(如果压摆率总是最大化)，则通信错误减少，但是由于超出cpu 102的额定值，过冲或下冲的现象可能导致对元件的损坏。
97.驱动能力的增加还可能导致从图像形成设备100发出的噪声量的增加。换句话说，需要根据产品名称来设置驱动能力设置值。
98.当处理结束时，非易失性存储器101的正常启动结束，并且进行图像处理设备的正常启动。
99.接着，将参考图7所示的流程图给出由非易失性存储器101要执行的处理的描述。图7的流程图所示的处理由非易失性存储器101执行。具体地，通过非易失性存储器101中包括的存储器cpu执行该处理。
100.作为从装置的非易失性存储器101基本上基于图6中示出的从cpu 102接收的命令来发送响应和期望的数据。
101.在步骤s2000中，非易失性存储器101等待从cpu 102接收cmd1。当非易失性存储器101接收到cmd1时(步骤s2000中为“是”)，处理进入步骤s2001。在步骤s2001中，非易失性存储器101响应于cmd1将r3发送至cpu 102。在步骤s2002中，非易失性存储器101将存储诸如非易失性存储器101所支持的电源电压范围等的信息的ocr值发送至cpu 102，并且判断ocr值的发送是否已经完成。
102.如果非易失性存储器101没有发送ocr值(步骤s2002中为“否”)，则处理进入步骤s2003。在步骤s2003中，非易失性存储器101针对ocr位设置1以继续ocr值的发送。当非易失性存储器101发送了ocr值时(步骤s2002中为“是”)，处理进入步骤s2004。在步骤s2004中，非易失性存储器101将ocr位清除为0，并且向cpu 102通知发送完成。
103.在步骤s2005中，非易失性存储器101等待cmd2的接收。当非易失性存储器101接收到cmd2时(步骤s2005中为“是”)，处理进入步骤s2006。在步骤s2006中，非易失性存储器101响应于cmd2向cpu 102发送r2，并且发送cid信息。当r2和cid信息的已经发送完成时，处理进入步骤s2007。
104.在步骤s2007中，非易失性存储器101等待cmd3的发送。如果非易失性存储器101接收到cmd3(步骤s2007中为“是”)，则处理进入步骤s2008。在步骤s2008中，非易失性存储器101将非易失性存储器101的操作状态改变为待机状态。然后，处理进入步骤s2009。
105.在步骤s2009中，非易失性存储器101等待cmd9的发送。如果非易失性存储器101接收到cmd9(步骤s2009中为“是”)，则处理进入步骤s2010。在步骤s2010中，非易失性存储器101将csd信息发送至cpu 102。
106.在步骤s2011中，非易失性存储器101等待cmd7的发送。如果非易失性存储器101接收到cmd7(步骤s2011中为“是”)，则处理进入步骤s2012。在步骤s2012中，非易失性存储器101将非易失性存储器101的操作状态改变为传送状态。
107.在步骤s2013中，非易失性存储器101等待cmd8的发送。如果非易失性存储器101接收到cmd8(步骤s2013中为“是”)，则处理进入步骤s2014。在步骤s2014中，非易失性存储器101将ext_csd信息发送至cpu 102。
108.在步骤s2015中，非易失性存储器101判断是否接收到cmd6，并且是否利用cmd6之后的数据指定hs_timing字段中的设置值。此时，以与上述同样的方式将时钟频率设置为52mhz或更小。
109.在步骤s2016中，非易失性存储器101等待cmd19和cmd14的接收。如果非易失性存储器101接收到cmd19和cmd14(步骤s2016中为“是”)，则处理进入步骤s2017。在步骤s2017
中，非易失性存储器101进行用于根据emmc的标准按顺序设置数据总线宽度的训练。在步骤s2017之后，处理进入步骤s2018。
110.在步骤s2018中，非易失性存储器101判断是否已经接收到cmd16和与针对每个块的数据大小有关的信息。如果接收已经完成(步骤s2018中为“是”)，则处理进入步骤s2019。在步骤s2019中，非易失性存储器101将r1发送至cpu102。
111.在步骤s2020中，非易失性存储器101等待cmd17的接收。在非易失性存储器101接收到cmd17的情况下(步骤s2020中为“是”)，处理进入步骤s2021。在步骤s2021中，非易失性存储器101在基于cmd17所指定的地址被定义为开头地址的情况下，按照基于cmd16所确定的针对每个块的数据大小来将数据发送至cpu 102。发送至cpu 102的数据是管理信息。
112.根据本典型实施例，cpu 102在图6所示的步骤s1016至s1022中设置非易失性存储器101的输出信号驱动能力设置值和传送模式；由此，非易失性存储器101等待步骤s2022中的cmd6的接收。如果非易失性存储器101接收到cmd6，则非易失性存储器101基于随后的数据改变驱动能力设置值和传送模式。处理由此结束。
113.图6所示的处理和图7所示的处理使得能够初始化cpu 102与非易失性存储器101之间的总线，并且根据非易失性存储器101的产品名称来改变输出信号驱动能力的设置。
114.具体地，图6和7各自示出初始化处理。图6的步骤s1016至s1022和图7的步骤s2022对应于根据非易失性存储器101的产品名称的输出信号驱动能力的改变。
115.利用多个板彼此连接的上述结构，基于电连接至cpu的非易失性存储器的电气特性生成最佳压摆率的信号波形，由此该结构确保通信稳定性。
116.已经通过各种示例和典型实施例描述了本发明；然而，本发明的范围不限于具体描述。
117.本发明还可以被体现为使得系统或设备经由网络或从存储介质接收实施上述典型实施例中的一个或多个功能的程序，然后该系统或设备的计算机中的一个或多个处理器读取并执行该程序。本发明还可用实现一个或多个功能的电路(诸如专用集成电路(asic)等)来体现。
118.其它实施例
119.本发明的实施例还可以通过如下的方法来实现，即，通过网络或者各种存储介质将执行上述实施例的功能的软件(程序)提供给系统或装置，该系统或装置的计算机或是中央处理单元(cpu)、微处理单元(mpu)读出并执行程序的方法。
120.虽然已经参考典型实施例描述了本发明，但是应当理解，本发明不限于所公开的典型实施例。所附权利要求的范围应被赋予最宽泛的解释，以涵盖所有这样的修改以及等同的结构和功能。