一种DDR布线的等长设计方法及相关组件与流程

本发明涉及板卡布线技术领域，特别是涉及一种ddr布线的等长设计方法及相关组件。

背景技术：

在传统数字系统设计中，高速互联现象常常可以忽略不计，因为它们对系统的性能影响很微弱。然而，随着计算机技术的不断发展，在众多决定系统性能的因素中，高速互联现象正起着主导作用，常常导致一些不可预见问题的出现，极大地增加了系统设计的复杂性。因此，在高速链路设计中，要尽量优化各个模块，借助仿真工具提前评估设计可行性及风险点，并依据仿真结果优化设计，提高系统设计成功率，缩短研发周期。

在服务器系统ddr(doubledatarate，双倍数据速率)链路设计过程中，信号线的等长设计尤为重要。信号线的长度包括芯片内部封装长度和pcb(printedcircuitboard，印制电路板)板卡走线长度两部分，信号线的等长要求为总的长度满足等长规则，当ddr芯片内部封装长度不一致时，就需要优化pcb板卡走线长度，使两部分走线长度的和满足等长要求。当链路不满足等长设计要求时会使信号质量变差，常常导致一些不可预见问题的出现，极大地增加了系统设计风险。

在实际应用中，虽然在大部分情况下可以通过绕线的方式满足信号线等长的设计要求，但针对某些特殊的应用场景，绕线等长方式却有一定的局限性。具体地，信号线做等长的目的是为了控制时延，但信号线在不同介质环境下的传播速度不一样，比如当系统板卡用到不同pcb材料时，信号的传输速度不一样，即便信号线满足长度等长要求，仍有可能不满足时延要求，可能会使得ddr设计无法适用于不同材质的pcb板上。

技术实现要素：

本发明的目的是提供一种ddr布线的等长设计方法及相关组件，使得信号线不仅能够满足不同材质的pcb板的等长设置需求，提高信号传输质量，且与将等长允许时延直接设置的非常小相比，且不同材质的pcb板可以共用ddr设计，不会过度增加信号线的设计难度。

为解决上述技术问题，本发明提供了一种ddr布线的等长设计方法，包括：

确定同一等长组内各信号线的ddr内部封装长度之间的最大长度差值；

确定长度等于所述最大长度差值的信号线上的信号在不同材质的pcb板上的传输时长；

将所述等长允许时延与所述传输时长之间的时间差进行做差处理，以基于得到的差值设计信号线的长度。

优选地，确定同一等长组内各信号线的ddr内部封装长度之间的最大差值，包括：

分别确定同一等长组内各信号线的ddr内部封装长度的最大值和最小值；

将所述信号线的ddr内部封装长度的最大值和最小值进行做差处理，得到同一等长组内各信号线的ddr内部封装长度之间的最大长度差值。

优选地，确定长度等于所述最大长度差值的信号线上的信号在不同材质的pcb板上的传输时长，包括：

确定长度等于所述最大长度差值的信号线上的信号在不同介电常数的pcb板上的传输时长。

优选地，将所述等长允许时延与所述传输时长之间的时间差进行做差处理，包括：

确定不同材质pcb板中的最大传输时长和最小传输时长；

将不同材质的所述pcb板中的最大传输时长和最小传输时长进行做差处理，得到传输时长的最大时间差；

将等长允许时延与所述传输时长的最大时间差进行做差处理。

为解决上述技术问题，本发明还提供了一种ddr布线的等长设计系统，包括：

最大长度差值确定单元，用于确定同一等长组内各信号线的ddr内部封装长度之间的最大长度差值；

传输时长确定单元，用于确定长度等于所述最大长度差值的信号线上的信号在不同材质的pcb板上的传输时长；

等长允许时延调整单元，用于将所述等长允许时延与所述传输时长之间的时间差进行做差处理，以基于得到的差值设计信号线的长度。

优选地，所述最大长度差值确定单元包括：

长度最值确定单元，用于分别确定同一等长组内各信号线的ddr内部封装长度的最大值和最小值；

长度做差单元，用于将所述信号线的ddr内部封装长度的最大值和最小值进行做差处理，得到同一等长组内各信号线的ddr内部封装长度之间的最大长度差值。

优选地，所述传输时长确定单元具体用于确定长度等于所述最大长度差值的信号线上的信号在不同介电常数的pcb板上的传输时长。

优选地，所述等长允许时延调整单元包括：

传输时长最值确定单元，用于确定不同材质pcb板中的最大传输时长和最小传输时长；

时长做差单元，用于将不同材质的所述pcb板中的最大传输时长和最小传输时长进行做差处理，得到传输时长的最大时间差；

等长允许时延做差单元，用于将等长允许时延与所述传输时长的最大时间差进行做差处理。

为解决上述技术问题，本发明还提供了一种ddr布线的等长设计装置，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如上述所述ddr布线的等长设计方法的步骤。

为解决上述技术问题，本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述所述ddr布线的等长设计方法的步骤。

本发明提供了一种ddr布线的等长设计方法及相关组件，包括确定同一等长组内各信号线的ddr内部封装长度之间的最大长度差值；确定长度等于最大长度差值的信号线上的信号在不同材质的pcb板上的传输时长；将等长允许时延与传输时长之间的时间差进行做差处理，以基于得到的差值设计信号线的长度。可见，本申请会评估不同材质的pcb板引入的传输误差，并在等长允许时延中去掉该传输误差消耗的裕量，后续在依据该种方式得到的等长允许时延进行信号线的长度设置时，使得信号线不仅能够满足不同材质的pcb板的等长设置需求，提高信号传输质量，且不同材质的pcb板可以共用ddr设计，不会过度增加信号线的设计难度。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的一种ddr布线的等长设计方法的过程流程图；

图2为本发明提供的一种简化ddr走线拓扑示意图；

图3为本发明提供的一种ddr布线的等长设计系统的结构示意图；

图4为本发明提供的一种ddr布线的等长设计装置的结构示意图。

具体实施方式

本发明的核心是提供一种ddr布线的等长设计方法及相关组件，使得信号线不仅能够满足不同材质的pcb板的等长设置需求，提高信号传输质量，且不同材质的pcb板可以共用ddr设计，不会过度增加信号线的设计难度。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参照图1，图1为本发明提供的一种ddr布线的等长设计方法的过程流程图。

该等长设计方法包括：

s11：确定同一等长组内各信号线的ddr内部封装长度之间的最大长度差值；

s12：确定长度等于最大长度差值的信号线上的信号在不同材质的pcb板上的传输时长；

s13：将等长允许时延与传输时长之间的时间差进行做差处理，以基于得到的差值设计信号线的长度。

具体地，在实际应用中，可能会对板卡上的信号线进行分组，位于同一组内的信号线需要同时接收信号，同时发送信号，为了达到该目的，同一组内的信号线需要满足等长规则，也即同一组内的各信号线的ddr内部封装长度与pcb板卡的走线长度的和要一致，为方便介绍，本申请中将满足上述需求的组称为等长组。等长组内的各信号线会设置在一个pcb板上，在实际应用中，等长组内的各信号线之间的时延在小于等长允许时延时便认为该等长组内的各信号线满足等长规则。其中，这里的等长允许时延可以但不仅限为5ps。

此外，考虑到同一等长组内各信号线的ddr内部封装长度在芯片出厂时已经固定且可能会不同，则为了满足等长规则，只能从pcb板上的信号线入手，具体通过pcb板上绕线的方式，也即对pcb板上较短的信号线进行长度补偿，实现同一组内的各信号线的ddr内部封装长度与pcb板卡的走线长度的和一致。而由于不同材质的pcb板会对信号线的信号传输速度产生影响，因此，同一补偿长度的信号线上的信号在不同材质的pcb板上传输时会产生不同的传输时长，也即同样补偿一样的长度，但是该补偿长度的信号线在pcb板a上的传输时长和在pcb板b上的传输时长不同，从而导致该组信号线设置在pcb板a和b上时虽均满足等长规则，但可能会出现设置在pcb板a上时满足时延要求，设置在pcb板b上时不满足时延要求，或者，出现设置在pcb板b上时满足时延要求，设置在pcb板a上时不满足时延要求的情况。可见，若在ddr设计时不考虑pcb板的材质，可能会出现不同材质pcb板无法共用ddr设计的情况。

为了解决上述技术问题，本申请中，首先会确定同一等长组内各信号线的ddr内部封装长度并得到各ddr内部封装长度之间的最大长度差值，这里的最大长度差值也即pcb板上对应地两个信号线之间的最大长度差值，需要说明的是，这里之所以计算最大长度差值是因为后续需要对pcb板上相应地信号线补偿长度为最大长度差值的信号线，而长度为最大长度差值的信号线上的信号在不同材质pcb板上的传输时长不同，可能会影响到该条信号线在不同材质pcb板上的时延。为了消除最大长度差值的信号线在不同材质pcb板上对时延的影响，在得到最大长度差值之后，再得到长度等于该最大长度差值的信号线上的信号在不同材质的pcb板上的传输时长，这样，便可以得到长度等于该最大长度差值的信号线上的信号在不同材质的pcb板的传输时长之间的时间差，最后，将等长允许时延与传输时长之间的时间差进行做差处理，以在等长允许时延中去掉传输时长的时间差抵消的裕量，后续便可基于减去传输时长的等长允许时延设计信号线的长度。

此外，不同材质的pcb板可以根据实际需求来选择，例如为一些常用材质的pcb板。需要说明的是，以长度等于该最大长度差值的信号线上的信号在4个不同材质的pcb板的传输时长从大到小分别为a、b、c、d为例，则这里的时间差可以为不同材质的pcb板的最大传输时长和最小传输时长的时间差，也即a-d，也可以是其他两个传输时长的时间差，例如a-c。则若为a-d，则后续基于减去传输时长的等长允许时延设计信号线的长度时，上述各个不同材质的pcb板均可以共用ddr设计，若为a-c，则可能是部分不同材质的pcb板可以共用ddr设计。

可见，本申请会评估不同材质的pcb板引入的传输误差，并在等长允许时延中去掉该传输误差消耗的裕量，后续在依据该种方式得到的等长允许时延进行信号线的长度设置时，使得信号线不仅能够满足不同材质的pcb板的等长设置需求，提高信号传输质量，且与将等长允许时延直接设置的非常小相比(在将等长允许时延设置的非常小时，虽然也能实现不同材质的pcb板可以共用ddr设计，但是对pcb板上的信号线补偿的量会增多，增加了pcb板上的绕线难度，甚至由于空间限制，无法满足加严后的等长规则)，不同材质的pcb板可以共用ddr设计，且不会过度增加信号线的设计难度。

在上述实施例的基础上：

作为一种优选地实施例，确定同一等长组内各信号线的ddr内部封装长度之间的最大差值，包括：

分别确定同一等长组内各信号线的ddr内部封装长度的最大值和最小值；

将信号线的ddr内部封装长度的最大值和最小值进行做差处理，得到同一等长组内各信号线的ddr内部封装长度之间的最大长度差值。

具体地，上述提到，最大长度差值也即pcb板上对应地两个信号线之间的最大长度差值，例如同一等长组内a和b信号线的ddr内部封装长度之间的长度差为最大长度差值，则a和b信号线在pcb板上的长度差也为最大长度差值。以a信号线的ddr内部封装长度大于b信号线的ddr内部封装长度为例，则后续会在pcb板卡上对b信号线补偿长度为最大长度差值的信号线。以实现a信号线和b信号线的等长。

为了得到同一等长组内各信号线的ddr内部封装长度之间的最大差值，本实施例中，首先确定同一等长组内各信号线的ddr内部封装长度的最大值和最小值，然后信号线的ddr内部封装长度的最大值减去最小值，从而得到同一等长组内各信号线的ddr内部封装长度之间的最大长度差值。

可见，通过该种方式可以简单可靠地得到同一等长组内各信号线的ddr内部封装长度之间的最大长度差值，便于后续消除不同材质pcb板对长度为最大长度差值的信号线上的信号的传输时长的影响。

作为一种优选地实施例，确定长度等于最大长度差值的信号线上的信号在不同材质的pcb板上的传输时长，包括：

确定长度等于最大长度差值的信号线上的信号在不同介电常数的pcb板上的传输时长。

具体地，考虑到影响信号在pcb板上传输速度的主要参数是pcb板的介电常数，因此，本申请通过不同介电常数的pcb板来体现不同材质的pcb板。

请参照表1，表1为本发明提供的一种不同材质pcb板的dk(dielectricconstant，介电常数)值。

表1不同材质pcb板的dk值

作为一种优选地实施例，将等长允许时延与传输时长之间的时间差进行做差处理，包括：

确定不同材质pcb板中的最大传输时长和最小传输时长；

将不同材质的pcb板中的最大传输时长和最小传输时长进行做差处理，得到传输时长的最大时间差；

将等长允许时延与传输时长的最大时间差进行做差处理。

具体地，在得到度等于最大长度差值的信号线上的信号在不同材质的pcb板上的传输时长后，为了使得ddr设计可以适用于上述所有的pcb板，本申请中，会确定不同材质pcb板中的最大传输时长和最小传输时长，且最大传输时长减去最小传输时长，得到传输时长的最大时间差，然后，等长允许时延减去传输时长的最大时间差，也即将在等长允许时延中去掉该传输误差消耗的裕量。则后续在依据该种方式得到的等长允许时延进行信号线的长度设置时，便可使得信号线不仅满足不同材质的pcb板的等长设置需求，提高信号传输质量，且与将等长允许时延直接设置的非常小相比，上述不同材质的pcb板可以共用ddr设计，且不会过度增加信号线的设计难度。

下面以一具体实例来介绍本申请：

请参照图2，图2为本发明提供的一种简化ddr走线拓扑示意图，图2中仅用一根线实例。

从cpu(centralprocessingunit，中央处理器)发出的ddr信号经过封装走线l1和pcb板上走线l2达到终端。设定等长允许时延为5ps，本系统的pcb板在制作过程中可能会使用四种等级的材料，请参照上述表1。查询该芯片的封装手册，列出某等长组内的ddr内部封装长度如表2所示。

表2同一等长组内各信号线的ddr内部封装长度

计算等长组内8根信号线内部封装长度的最大长度差值，即dq1和dq7的差值，为131mil，这代表这两根信号线对应的板上走线也是差值最大。选取pcb备选材质中dk值差距最大的两种材料，在调整线宽保证阻抗一致的前提下，通过仿真计算其对应的传输速度，材料a和材料c的计算结果如表3所示。

表3材料a和材料c的阻抗及传输速度表

根据最大长度差值以及两种材质pcb的传输速度，反推材料a和材料c补偿最大走线长度的信号线所对应地时间，请参照表4。

表4材料a和材料c补偿最大走线长度的信号线所对应地传输时长

其中，131mil*160.8ps/inch＝21.06ps，131mil*144.3ps/inch＝18.9ps。

可见，长度为最大长度差值的信号线上的信号在材料a和材料c上的传输时长分别为21.06ps和18.9ps，会有21.06ps-18.9ps＝2.16ps的传输时长的最大时间差，这个时间差会消耗等长组内等长的裕量，也即消耗等长允许时延的裕量。为了使a、b、c及d4中不同材质pcb板都能满足组内5ps的等长设计要求，需要在设计时便将此时间差提前考虑，也即在等长设计时，需要将管控规则加严为：等长允许时延＝5-2.16ps＝2.84ps，通过上述合理的加严管控规则，可以达到多等级板材共用ddr设计的要求。

综上，在ddr设计前期需要调研ddr的封装内部长度以及pcb的材料特性，评估不同等级材料的引入的传输误差，并合理优化管控规则使不同等级pcb可以共用ddr设计。这样不仅使信号线能够满足不同材料的等长设计要求，同时不会过度增加设计难度。

请参照图3，图3为本发明提供的一种ddr布线的等长设计系统的结构示意图。

该等长设计系统包括：

最大长度差值确定单元31，用于确定同一等长组内各信号线的ddr内部封装长度之间的最大长度差值；

传输时长确定单元32，用于确定长度等于最大长度差值的信号线上的信号在不同材质的pcb板上的传输时长；

等长允许时延调整单元33，用于将等长允许时延与传输时长之间的时间差进行做差处理，以基于得到的差值设计信号线的长度。

作为一种优选地实施例，最大长度差值确定单元31包括：

长度最值确定单元，用于分别确定同一等长组内各信号线的ddr内部封装长度的最大值和最小值；

长度做差单元，用于将信号线的ddr内部封装长度的最大值和最小值进行做差处理，得到同一等长组内各信号线的ddr内部封装长度之间的最大长度差值。

作为一种优选地实施例，传输时长确定单元32具体用于确定长度等于最大长度差值的信号线上的信号在不同介电常数的pcb板上的传输时长。

作为一种优选地实施例，等长允许时延调整单元33包括：

传输时长最值确定单元，用于确定不同材质pcb板中的最大传输时长和最小传输时长；

时长做差单元，用于将不同材质的pcb板中的最大传输时长和最小传输时长进行做差处理，得到传输时长的最大时间差；

等长允许时延做差单元，用于将等长允许时延与传输时长的最大时间差进行做差处理。

对于本发明提供的一种ddr布线的等长设计系统的介绍请参照上述方法实施例，本发明在此不再赘述。

请参照图4，图4为本发明提供的一种ddr布线的等长设计装置的结构示意图。

该等长设计装置包括：

存储器41，用于存储计算机程序；

处理器42，用于执行计算机程序时实现如上述ddr布线的等长设计方法的步骤。

对于本发明提供的一种ddr布线的等长设计装置的介绍请参照上述方法实施例，本发明在此不再赘述。

本发明还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述ddr布线的等长设计方法的步骤。

对于本发明提供的一种计算机可读存储介质的介绍请参照上述方法实施例，本发明在此不再赘述。

需要说明的是，在本说明书中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。