用于减轻在对存储器阵列的读取操作期间的错误的技术的制作方法

1.本文描述的示例总体上涉及用于减轻在对包括在存储器设备上的存储器阵列的读取操作期间的错误的技术。


背景技术：

2.诸如非易失性存储器之类的一种类型的存储器可以具有包括电阻式存储器元件的存储器单元，该电阻式存储器元件可以能够存储两个或更多个逻辑值(例如，逻辑“1”或“0”)。对包括电阻式存储器元件的存储器单元的读取操作通常涉及将电流或电压施加到要被读取的电阻式存储器元件，然后检测输出电流或电压。然后，检测到的输出电流或电压的幅度用于确定电阻式存储器元件的状态。该状态例如可以是具有逻辑值“1”的“置位(set)”状态或具有逻辑值“0”的“复位(reset)”状态。用于区分电阻式存储器元件的状态的阈值幅度通常被称为读取参考电流或电压。典型地，读取参考电流或电压的单个值用于确定电阻式存储器元件的状态。
附图说明
3.图1示出了示例系统。
4.图2示出了示例存储器分区。
5.图3示出了示例图。
6.图4示出了存储器单元的示例分布。
7.图5示出了示例电路。
8.图6示出了在读取操作期间的示例第一电流曲线。
9.图7示出了在读取操作期间的示例第二电流曲线。
10.图8示出了在读取操作期间的示例第三电流曲线。
11.图9示出了装置的示例框图。
12.图10示出了逻辑流程的示例。
13.图11示出了存储介质的示例。
14.图12示出了示例计算平台。
具体实施方式
15.如上面所提到的，读取参考电流或电压用作阈值幅度以区分电阻式存储器元件的状态，并且在读取操作期间典型地使用单个读取参考电流或电压。在一些示例中，存储器阵列可以包括布置在单级存储器阵列或多级或3维(3d)存储器阵列中的存储器单元。一种类型的3d存储器阵列的示例可以是3d交叉点存储器结构。单级或3d存储器阵列的存储器单元可以包括能够存储数据(例如，逻辑电平)的电阻式存储器元件，该数据可以在将电压或电流施加到与存储器单元耦合的字线(wl)和位线(bl)时被访问。这样的存储器单元被称为“选定的”存储器单元：偏置电压或电流被施加到与该选定的存储器单元耦合的wl和bl的交
叉点。
16.在一些示例中，针对3d交叉点存储器结构的读取操作可以用于区分3d交叉点存储器结构中包括的选定的存储器单元的编程状态。对于这些示例，可以跨选定的存储器单元的wl端子与bl端子施加被称为分界读取电压“vdm”的偏置电压。响应于施加该偏置电压，存储器单元可以进入导通开状态(状态1或置位)，或者可以保持在弱导通关状态(状态0或复位)。诸如相变存储器3d交叉点存储器结构之类的下一代3d交叉点存储器结构可以包括数量和/或密度增加的存储器单元，这导致跨选定的存储器单元的wl端子和bl端子的路径电阻增加。这些电阻增加可能导致保持电流(i
‑
hold)问题，从而可能导致在读取操作期间无法将选定的存储器单元保持在导通开状态。例如，由于较高的电阻，在读取操作期间可以递送的最大电流下降到i
‑
hold以下，并且被编程为状态1(置位)的存储器单元可能被错误地读取为处于状态0(复位)。然后，不正确地读取存储器单元的状态可能导致读取存储到存储器阵列的数据的位错误。
17.相变存储器3d交叉点存储器结构要解决的另一个常见问题是减轻选定的存储器单元的存储元件的读取干扰。读取干扰可能是由于被编程以维持置位状态的选定的存储器单元的存储元件由于在读取操作期间发生的回弹(snap
‑
back)放电效应而被弱编程或受到干扰的结果。可以通过在选定的存储器单元的读取操作期间减小单元电容以在读取操作期间限制通过存储元件的电流来减轻所产生的读取干扰。在相对短的时间段内限制电流，以使单元发热最小化。而且，在回弹放电之后的短的回退(set
‑
back)操作可以减轻对存储器单元的存储元件的读取干扰影响。这典型地涉及使用较高的偏置电压来生成增长电流(i
‑
growth)，以使存储元件回退到置位状态。
18.本发明中描述的示例包括用于通过使用多个读取参考电流或电压来减轻对存储器阵列的存储器单元的读取操作的潜在的i
‑
hold或读取干扰问题的技术，在一些示例中，多个读取参考电流或电压取决于对选定的存储器单元的先前的写入操作和/或读取操作是否已经在一个时间间隔内发生，或者取决于选定的存储器单元是否正在进行重试读取操作。
19.图1示出了示例系统100。在一些示例中，如图1中示出的，系统100包括耦合到外部输入/输出(i/o)控制器104或存储器/存储设备106的中央处理单元(cpu)102。在操作期间，可以在存储器/存储设备106与cpu 102之间传输数据。在各种示例中，涉及存储器/存储设备106的特定存储器存取操作(例如，读取操作和写入操作)可以由操作系统和/或由cpu 102的处理器108执行的其他软件应用发布。在各种示例中，存储器/存储设备106可以包括存储器116。而且，如图1中示出的，存储器116可以包括存储器分区122
‑
1至122
‑
n，其中“n”表示>3的任何正整数。
20.根据一些示例，cpu 102的处理器108可以是微处理器、嵌入式处理器、dsp、网络处理器、手持式处理器、应用处理器、协处理器、soc或用于执行代码(即，软件指令)的其他设备。如图1中示出的，处理器108可以包括两个处理元件，例如但不限于核心114a和114b。核心114a/b可以包括非对称处理元件或对称处理元件。然而，诸如处理器108之类的处理器可以包括可以是对称或非对称的任何数量的处理元件。在一些示例中，cpu 102可以被称为主机计算设备(尽管主机计算设备可以是可操作的以向存储器/存储设备106发布存储器存取命令的任何合适的计算设备)。
21.在一些示例中，处理元件(例如，核心114a/b)可以指代用于支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元、线程插槽、线程、进程单元、上下文、上下文单元、逻辑处理器、硬件线程、核心和/或能够保持处理器的状态(例如，执行状态或架构状态)的任何其他元件。换言之，在一些示例中，处理元件可以指代能够独立地与诸如软件线程、操作系统、应用或其他代码之类的代码相关联的任何硬件。物理处理器(或处理器插槽)典型地指代集成电路，其潜在地包括任何数量的其他处理元件，例如，核心或硬件线程。
22.在一些示例中，处理器的核心(例如，核心114a或114b)可以指代位于集成电路上的能够维持独立架构状态的逻辑，其中每个独立地维持的架构状态与至少一些专用执行资源相关联。硬件线程可以指代位于集成电路上的能够维持独立架构状态的任何逻辑，其中独立地维持的架构状态共享对执行资源的访问。在一些示例中，当某些资源是共享的并且其他资源专用于架构状态时，硬件线程和核心的命名法之间的界限重叠。然而通常地，核心和硬件线程被操作系统视为单独的逻辑处理器，其中操作系统能够单独地调度每个逻辑处理器上的操作。
23.根据一些示例，尽管未在图1中示出，但是处理元件也可以包括一个或多个算术逻辑单元(alu)、浮点单元(fpu)、高速缓存、指令流水线、中断处理硬件、寄存器或用于促进处理元件的操作的其他硬件。
24.根据一些示例，cpu 102的输入/输出(i/o)控制器110可以被布置为集成的i/o控制器，其包括用于在cpu 102与i/o设备之间传送数据的逻辑，该逻辑可以指代能够向电子系统(例如，cpu 102)传输数据和/或从其接收数据的任何合适的逻辑。例如，i/o设备可以包括：音频/视频(a/v)设备控制器，例如，图形加速器或音频控制器；数据存储设备控制器，例如，闪速存储器设备、磁存储磁盘或光存储磁盘控制器；无线收发器；网络处理器；网络接口控制器；或用于其他输入设备(例如，监视器、打印机、鼠标、键盘或扫描仪)的控制器；或其他合适的设备。在一些示例中，i/o设备可以包括通过i/o控制器110耦合到cpu 102的存储器/存储设备106的控制器118。
25.在一些示例中，i/o设备可以使用任何合适的信令协议(例如，外围组件互连(pci)、快速pci(pcie)、通用串行总线(usb)、串行连接scsi(sas)、串行ata(sata)、光纤通道(fc)、ieee 802.3、ieee 802.11或其他当前或将来的信令协议)与cpu 102的i/o控制器110进行通信。在特定实施例中，i/o控制器110和底层i/o设备可以根据逻辑设备接口规范(例如，快速非易失性存储器(nvme)规范和/或高级主机控制器接口(ahci)(例如，如由诸如“串行ata ahci：规范，修订版1.3.1”所描述的规范之类的一个或多个ahci规范))来传送数据和命令。耦合到i/o控制器的i/o设备可以位于片外(即，与cpu 102不在相同芯片上)，或者可以与cpu 102集成在相同芯片上。
26.根据一些示例，cpu 102的cpu存储器控制器112可以被布置为集成的存储器控制器，其包括用于控制去往和来自一个或多个系统存储器设备的数据流的逻辑，这些系统存储器设备可以包括但不包括限于存储器/存储设备106。例如，cpu存储器控制器112可以包括可操作以从存储器/存储设备106读取、写入存储器/存储设备106或请求来自存储器/存储设备106的其他操作的逻辑。在一些示例中，cpu存储器控制器112可以从核心114和/或i/o控制器110接收写入请求，并且可以将这些请求中指定的数据提供给存储器/存储设备106以在其中存储。cpu存储器控制器112还可以从存储器/存储设备106读取数据，并将读取的
数据提供给i/o控制器110或处理器108的核心。在操作期间，cpu存储器控制器112可以发布包括存储器/存储设备106的一个或多个地址的命令，以便从存储器读取数据或向存储器写入数据(或执行其他操作)。在一些示例中，cpu存储器控制器112可以被实现在与cpu 102相同的芯片上，而在其他实施例中，cpu存储器控制器112可以被实现在与cpu 102不同的芯片上。i/o控制器110可以关于一个或多个存储器/存储设备106执行类似的操作。
27.在一些示例中，cpu 102还可以通过外部i/o控制器104耦合到一个或多个其他i/o设备。例如，外部i/o控制器104可以将诸如存储器/存储设备106之类的存储器或存储设备耦合到cpu 102。外部i/o控制器104可以包括用于管理一个或多个cpu 102与i/o设备之间的数据流的逻辑。例如，外部i/o控制器104与cpu 102一起位于母板上。对于该示例，外部i/o控制器104可以使用点对点或其他接口与cpu 102的组件交换信息。
28.根据一些示例，存储器/存储设备106可以存储任何合适的数据，例如，由处理器108使用以提供系统100的功能的数据。例如，与被执行的程序或由核心114访问的文件相关联的数据可以存储在存储器/存储设备106中。因此，存储器/存储设备106可以能够用作系统存储器，该系统存储器存储由核心114执行或以其他方式使用的数据和/或指令序列。在各种实施例中，存储器/存储设备106可以存储即使在到存储器/存储设备106的电力被移除之后仍然维持其状态的持久数据(例如，用户的文件或指令序列)。存储器/存储设备106可以专用于特定的cpu 102或与系统100的其他设备(例如，一个或多个其他处理器或其他设备)共享。
29.在一些示例中，存储器/存储设备106的存储器116可以包括非易失性存储器和/或易失性存储器。非易失性存储器可以这样的存储介质：其不要求电力来维持由该介质存储的数据的状态。非易失性存储器的非限制性示例可以包括以下任一项或其组合：平面或3d nand闪速存储器或nor闪速存储器、3d交叉点存储器、使用硫族化物相变材料(例如，硫族化物玻璃)的存储器设备、可字节寻址的非易失性存储器设备、铁电存储器、硅
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氧化物
‑
氮化物
‑
氧化物
‑
硅(sonos)存储器、聚合物存储器(例如，铁电聚合物存储器)、铁电晶体管随机存取存储器(fe
‑
tram)、双向存储器、纳米线存储器、电可擦除可编程只读存储器存储器(eeprom)、电阻式ram、其他各种类型的非易失性随机存取存储器(ram)和/或磁存储存储器。易失性存储器是一种这样的存储介质：其要求电力来维持由该介质存储的数据的状态。易失性存储器的非限制性示例可以包括各种类型的随机存取存储器(ram)，例如，动态随机存取存储器(dram)或静态随机存取存储器(sram)。可以在存储器模块中使用的一种特定类型的dram是同步动态随机存取存储器(sdram)。在一些实施例中，作为易失性存储器的存储器116的任何部分可以符合jedec标准，jedec标准包括但不限于双倍数据速率(ddr)标准(例如，ddr3、4和5)或低功率ddr4(lpddr4)以及新兴标准。
30.根据一些示例，存储器/存储设备106还可以存储任何合适的数据，例如，由处理器108使用以提供系统100的功能的数据。与被执行的程序或由核心114a和114b访问的文件相关联的数据可以存储在存储器/存储设备106中。存储器/存储设备106的至少一部分可以被布置为存储即使在到存储器/存储设备106的电力被移除之后仍然维持其状态的持久数据(例如，用户的文件或软件应用代码)。在一些示例中，存储器/存储设备106可以专用于cpu 102或与系统100的其他设备(例如，另一cpu或其他设备)共享。
31.在一些示例中，如图1中示出的，存储器/存储设备106包括控制器118和具有存储
器分区122
‑
1至122
‑
n的存储器116。对于这些示例，存储器分区122
‑
1至122
‑
n可以是可操作的或被布置为存储数据，然而，诸如存储器/存储设备106之类的存储器/存储设备可以包括任何合适数量的存储器分区。在一些示例中，存储器分区122
‑
1至122
‑
n中的存储器分区可以包括多个存储器单元，每个存储器单元是可操作的以存储一个或多个位。可以以任何合适的方式来布置存储器分区122的存储器单元，例如，以行(例如，字线)和列(例如，位线)、三维结构、扇区或其他方式。存储器单元可以在逻辑上分组为存储体、块、子块、字线、页、帧、字节或其他合适的组。给定的存储器分区122可以包括上面列出的易失性或非易失性存储器中的任一个或其他合适的存储器。例如，每个存储器分区122可以包括一个或多个3d交叉点存储器阵列。下面更详细地描述用于3d交叉点存储器阵列的3d交叉点存储器单元结构。
32.在各种示例中，存储器/存储设备106可以是固态驱动器；存储器卡；通用串行总线(usb)驱动器；非易失性双列直插式存储器模块(nvdimm)；集成在设备(例如，智能电话、相机或媒体播放器)内的存储装置；或其他合适的系统存储器和/或大容量存储设备。在一些示例中，存储器分区122
‑
1至122
‑
n可以包括非易失性存储器或易失性和非易失性类型的存储器的组合。
33.根据一些示例，存储器116可以被包括在半导体封装中。半导体封装可以包括具有一个或多个半导体管芯(也被称为芯片)的壳体。半导体封装还可以包括用于连接到外部电路的接触引脚或引线。在一些示例中，存储器分区122
‑
1至122
‑
n可以在其相应的管芯上分别体现。因此，对于这些示例，可以将存储器116并入包括多个管芯的半导体封装中，这些管芯分别包括存储器分区122。然而，半导体封装可以仅仅是可以用作被包括在存储器/存储设备106中的存储器的形式存储器116的一个示例。例如，尽管单个物理封装可以包括单个管芯，但是存储器116的多个管芯可以驻留在单个半导体封装上，或者存储器116的多个管芯可以跨多个半导体封装分布。作为另一示例，存储器116可以体现在一个或多个不同的物理介质(例如，电路板、管芯、磁盘驱动器、其他介质或其任何组合(或与一个或多个封装的组合))中。在其他示例中，存储器116的单个管芯可以包括多个存储器分区122(例如，存储器116的存储器分区122的全部或一部分)。作为另一示例，存储器分区122
‑
1至122
‑
n中的存储器分区可以体现在一个或多个不同的物理介质(例如，电路板、封装、磁盘驱动器、其他介质或其任何组合(或与一个或多个管芯的组合))中。
34.在一些示例中，存储器/存储设备106可以包括任何合适的接口，以使用任何合适的通信协议(例如，基于ddr的协议、pci、pcie、usb、sas、sata、fc、系统管理总线(smbus)或其他合适的协议)来与cpu存储器控制器112或i/o控制器110进行通信。存储器存储设备106还可以包括通信接口，以根据任何合适的逻辑设备接口规范(例如，nvme、ahci或其他合适的规范)与cpu存储器控制器112或i/o控制器110进行通信。在一些示例中，存储器/存储设备106可以包括多个通信接口，每个通信接口可以使用单独的协议与cpu存储器控制器112和/或i/o控制器110进行通信。
35.根据一些示例，存储器/存储设备106的控制器118可以包括用于从cpu 102(例如，经由cpu存储器控制器112或i/o控制器110)接收请求的逻辑，使得关于存储器116执行请求，并且(例如，经由cpu存储器控制器112或i/o控制器110)将与请求相关联的数据提供给cpu 102。控制器118也可以是可操作的以检测和/或校正在存储器操作期间遇到的错误。在
102通过网络进行通信。在各种实施例中，电池、电力供应插座连接器、显示器和/或网络接口可以通信地耦合到cpu 102。可以使用其他电源，例如，可再生能源(例如，太阳能或基于运动的电力)。
41.图2示出了存储器116的存储器分区122的更多细节。在一些示例中，存储器分区122可以包括具有3d交叉点存储器单元的3d交叉点存储器阵列，该3d交叉点存储器单元包括相变存储器、电阻式ram或其他类型的电阻式存储器。一些类型的相变存储器的存储器单元典型地使用硫族化物材料作为一种类型的存储元件。在操作中，存储元件可以通过在非晶相与结晶相之间改变存储元件的相位来存储信息。存储元件的硫族化物材料可以呈现出呈现相应的高导电性或低导电性的结晶相或非晶相。通常，非晶相具有低导电性(高阻抗)并且与复位状态(逻辑零)相关联，并且结晶相具有高导电性(低阻抗)并且与置位状态(逻辑1)相关联。该存储元件可以是3d交叉点存储器单元的一部分，该3d交叉点存储器单元还包括选择器，即，耦合到该存储元件的选择设备。多个3d交叉点存储器单元的选择设备可以被配置为促进将多个交叉点存储器单元的多个存储元件组合成3d交叉点存储器阵列。
42.根据一些示例，3d交叉点存储器阵列可以包括无晶体管的(即，至少相对于存储器的存储元件而言是无晶体管的)可堆叠的交叉点架构，其中存储器单元位于被布置在栅格中的行地址线和列地址线的交叉点处。在网格的形成中，分别被称为字线(wl)和位线(bl)的行地址线和列地址线交叉，并且每个存储器单元耦合在wl与bl之间的wl和bl交叉的位置。在交叉点处，wl和bl可以位于不同的垂直平面上，使得wl在bl上方或下方交叉，但不与bl物理接触。如上面所描述的，架构可以是可堆叠的，使得字线可以在上方与位于字线下方位线交叉，并且与位于字线上方的另一位线交叉。应当注意，行和列是用于提供对交叉点存储器中的wl和bl的布置的定性描述的便利术语。在各种示例中，3d交叉点存储器阵列的存储器单元可以是可单独寻址的。在一些示例中，位存储可以基于3d交叉点存储器单元中包括的存储元件的体电阻的改变。
43.在编程操作(例如，写入操作)期间，可以通过这样的操作来改变3d交叉点存储器单元的存储元件的相位：将第一偏置电压施加到wl并且将第二偏置电压施加到bl，从而产生跨3d交叉点存储器单元的差分偏置电压，这可以导致电流流过存储元件。可以在第一时间段内维持跨3d交叉点存储器单元的差分偏置电压(这足以使得存储元件“回弹”)，然后在第二时间段内维持该差分偏置电压以(例如，通过施加由电流产生的热量)使存储元件从非晶态转变为结晶态或从结晶态转变为非晶态。回弹是复合存储元件的属性，这种属性导致导电性的突然改变以及跨存储元件的电压的相关联的突然改变。
44.在一些示例中，在读取操作期间，通过以下操作来选择目标3d交叉点存储器单元：在一段时间间隔期间将第一偏置电压施加到wl并且将第二偏置电压施加到bl，wl和bl在该目标3d交叉点存储器单元处交叉。所得到的跨3d交叉点存储器单元的存储元件的差分偏置电压被配置为大于用于存储元件的最大置位电压且小于用于存储元件的最小复位电压。作为响应，取决于目标/选定的3d交叉点存储器单元的存储元件是处于结晶态(置位)还是处于非晶态(复位)，该存储元件可能回弹，也可能不回弹。耦合到存储元件的感测电路可以被配置为在感测时间间隔(t
‑
sense)中检测回弹存在或不存在。然后，回弹的存在可以被解释为逻辑一(置位)，并且回弹的不存在可以被解释为逻辑零(复位)。
45.在一些示例中，如图2中示出的，存储器分区122包括存储器分区控制器逻辑210、
字线控制逻辑214、位线控制逻辑216和存储器阵列206。主机设备(例如，cpu 102)可以(经由控制器118)将读取请求和/或写入请求(其包括(多个)存储器地址和/或相关联的数据)提供给存储器分区122，并且可以(经由控制器118)从存储器分区122接收读取的数据。存储器分区控制器逻辑210(结合字线控制逻辑214和位线控制逻辑216)可以被配置为执行存储器存取操作，例如，读取目标存储器单元和/或写入目标或选定的存储器单元。
46.根据一些示例，存储器阵列206可以表示3d交叉点存储器阵列(例如，其可以包括相变存储器)的至少一部分，并且包括多条字线215、多条位线217和多个存储器单元(例如，存储器单元207)。每个存储器单元在字线(“wl”)和位线(“bl”)的交叉点处耦合在wl与bl之间。每个存储器单元包括被配置为存储信息的存储器或存储元件，并且可以包括耦合到该存储元件(未示出)的存储器单元选择设备(即，选择器)。选择设备可以包括双向阈值开关、二极管、双极结型晶体管、场效应晶体管等。存储器阵列206可以被配置为存储二进制数据，并且可以被写入(即，被编程)或从中读取。
47.在一些示例中，存储器分区控制器逻辑210可以管理与存储器/存储设备106的控制器118的通信。在一个示例中，存储器分区控制器逻辑210可以分析从控制器118接收到的一个或多个信号以确定经由总线发送的命令是否要由存储器分区122消耗。例如，存储器分区控制器逻辑210可以分析耦合到控制器118的使能信号线上的命令的地址和/或值。存储器分区控制器逻辑210可以是被配置为标识与接收到的存储器地址相关联的一个或多个目标wl(该存储器地址可以是与标识存储器分区122的存储器分区地址不同的地址，尽管命令的地址字段的一部分可以标识存储器分区而地址字段的另一部分可以标识一个或多个wl)。存储器分区控制器逻辑210可以被配置为至少部分地基于目标wl标识符来管理wl控制逻辑214和bl控制逻辑216的操作。
48.在一些示例中，wl控制逻辑214包括wl开关电路220和感测电路222。wl控制逻辑214可以被配置为从存储器分区控制器逻辑210接收(多个)目标wl地址，并且选择一个或多个wl以进行读取操作和/或写入操作。例如，wl控制逻辑214可以被配置为通过将wl选择偏置电压耦合到目标wl来选择目标wl。wl控制逻辑214可以被配置为通过将目标wl与wl选择偏置电压解耦和/或通过将wl取消选择偏置电压耦合到wl来取消选择wl。wl控制逻辑214可以耦合到存储器阵列206中包括的多个wl 215。每个wl可以耦合到与多个bl 217相对应的多个存储器单元。wl开关电路220可以包括多个开关，每个开关被配置为将相应的wl(例如，wl 215a)与wl选择偏置电压耦合(或解耦)以选择相应的wl 215a。例如，wl开关电路220可以包括多个晶体管。
49.根据一些示例，bl控制逻辑216包括bl开关电路224。bl控制逻辑216可以包括感测电路，例如，感测电路222。bl控制逻辑216可以被配置为选择一个或多个bl以进行读取操作和/或写入操作。bl控制逻辑216可以被配置为通过将bl选择偏置电压(vpp)耦合到目标bl来选择目标bl。例如，vpp可以具有5.0伏特的值。bl控制逻辑216可以被配置为通过将目标bl与bl选择偏置电压解耦和/或通过将bl取消选择偏置电压耦合到bl来取消选择bl。除了bl开关电路224被配置为将bl选择偏置电压耦合到目标bl之外，bl开关电路224与wl开关电路220类似。
50.在一些示例中，感测电路222可以被配置为在感测间隔(t
‑
sense)期间(例如，在读取操作期间)检测回弹事件的存在或不存在。对于这些示例，感测电路222可以被配置为向
例如存储器分区控制器逻辑210提供与读取操作的结果相关的逻辑电平输出。例如，如果检测到回弹，则可以输出与逻辑一相对应的逻辑电平，并且如果未检测到回弹，则可以输出与逻辑零相对应的逻辑电平。例如，响应于来自存储器分区控制器逻辑210的信号，wl控制逻辑214和bl控制逻辑216可以被配置为通过将wl 215a耦合到wl选择偏置电压并且将bl 217a耦合到bl选择偏置电压来选择目标存储器单元(例如，存储器单元207)以进行读取操作。然后，感测电路222中的一个或两个可以被配置为在感测间隔(t
‑
sense)内监视wl 215a和/或bl217a，以便确定是否发生回弹事件。如果感测电路222检测到回弹事件，则存储器单元207可以处于置位状态(例如，逻辑电平1)。如果感测电路222在感测间隔中未检测到回弹事件，则存储器单元207可以处于复位状态(例如，逻辑电平0)。因此，wl控制逻辑214和/或bl控制逻辑216可以被配置为选择目标存储器单元以进行读取操作、发起读取操作、在感测间隔中针对回弹事件监视选定的存储器单元，并且将感测到的结果提供给例如存储器分区控制器逻辑210。
51.根据一些示例，感测电路222可以包括连接到字线电极的字线负载，以将字线电极上的电流转换为作为对感测电路的电压比较器(即，sense amp)的第一输入的电压。等效的字线负载可以连接到参考电流，以提供作为对电压比较器的第二输入的电压。当在阵列中选择了特定字线和位线时，字线电极上的字线负载可以将选定的位线上的电流转换为电压。在一些示例中，可以通过分别针对所有其他未选择的字线和位线选择减小泄漏或使泄漏最小化的偏置来减轻电流的泄漏分量。可以通过留出足够的时间使电容分量消散来减轻电流的电容分量。被转换为对电压比较器的第一输入的电流可以对应于目标存储器单元的电流。可以选择参考电流，使得目标存储器单元的电流低于目标或选定的存储器单元在回弹之前的参考电流，并且高于选定的存储器单元在回弹之后的参考电流。以这种方式，电压比较器的输出可以指示选定的存储器单元的状态。锁存器可以耦合到电压比较器的输出以存储读取操作的输出。
52.图3示出了示例图300。在一些示例中，根据一些示例，图300描绘了在读取操作期间存储器阵列的各种节点的电压曲线和时序。在读取操作期间，字线选择(wlsel)节点(例如，图5的wlsel节点)可以被电压偏置以导通晶体管(例如，图5的晶体管504)，并且跨3d交叉点存储器单元(例如，图5的3d交叉点存储器单元502)的存储元件建立电压偏置。如果存储元件处于结晶态，则hnreg节点(例如，图5的hnreg节点)的电压可以首先下降，然后在存储元件导通时升高(“回弹”)，如可以在302处看到的。存储器单元的存储元件处的wl的电压(即，v(wl))也可能下降(否则跟随hnreg)，并且存储器单元的存储元件处的bl的电压(即，v(bl))可以被拉高，使得v(bl)
‑
v(wl)等于存储器单元的存储元件上的总偏置，该v(bl)
‑
v(wl)可以被称为在读取操作期间被施加的分界读取电压(vdm)。然而，如果存储元件处于非晶态，则hnreg节点的电压可以保持低直到hnreg节点处于关状态为止，然后该电压再次上升到初始电压，如可以在304处看到的。在一些实施例中，施加的电压偏置(例如，vdm)可能足够高，以至于在读取脉冲期间仅导通处于结晶态的存储元件。处于结晶态的存储元件可以具有比处于非晶态的存储元件更低的阈值电压(vt)。在一些示例中，可以通过负调节节点和/或正调节节点来供应vdm。例如，选定的3d交叉点存储器单元的位线电极可以是正调节节点，并且耦合到选定的3d交叉点存储器单元的字线电极(在一些实施例中，其可以用作hnreg节点)可以为vdm供应电压偏置。
53.根据一些示例，当3d交叉点存储器单元的处于结晶态的存储元件在302处导通时(例如，在阴影区域306中或在由箭头308指示的时间期间)，可以在存储元件关断之前执行对3d交叉点存储器单元的状态的感测，这可以使等待时间与关断无关。可以执行感测以确定存储元件是处于结晶态(例如，在302处)还是处于非晶态(例如，在304处)。感测电路可以基于hnreg节点的测量出的电压来确定存储元件是处于结晶态还是处于非晶态。不管背景泄漏如何，感测裕度都可以是基本固定的，这可以提高读取操作的鲁棒性，并防止错误地检测到被读取为状态1(置位)的状态0(复位)位。例如，感测裕度可以由wlsel nmos晶体管(例如，图5的晶体管504)的阈值电压确定。当处于结晶态的存储元件在302处导通时(例如，在阴影区域306中)，电压vtn可以表示wlsel节点与hnreg节点之间的差。即，在一些示例中，hnreg节点的电压可以对应于wlsel节点的电压减去电压vtn。在一些示例中，当存储元件处于非晶态时，hnreg节点的电压可以对应于wlvdm节点的电压。在特定实施例中，wlvdm节点的电压可以是通过负调节器被施加到wl的负偏置电压。在一个实施例中，wlvdm可以具有
‑
3.6伏特的标称容量。
54.如先前所描述的，在读取操作期间，可以跨选定的3d交叉点存储器单元的存储元件施加合适的电压偏置以建立分界电压(vdm)。如果选定的3d交叉点存储器单元的回弹电压(vth)小于vdm，这可以导致跨存储元件的回弹事件，并导致bl与wl之间通过3d交叉点存储器单元的电荷的转移。取决于条件，该回弹放电事件可能伴随着对存储元件的读取干扰的发生。例如，由于在读取操作期间的回弹放电效应，存储元件可以被弱编程或受到干扰。
55.图4示出了存储器单元的示例分布。在一些示例中，如图4中示出的，分布可以包括分布410(漂移前)、分布420(漂移后)和分布430(重试读取)。对于这些示例，所示的分布可以是用于具有存储元件(其包括相变存储器)的3d交叉点存储器单元的示例集合分布(状态1)。而且，所示的分布可以表示3d交叉点存储器回弹电压的不同分布的示例。分布中的每一个分别在垂直轴上表示3d交叉点存储器单元的示例正态分位数，并且在水平轴上表示存储元件回弹电压(vth)。而且，对于这些示例分布中的每一个，都示出了单独的分界读取电压(例如，vdm0、vdm1或vdm2)，这些分界读取电压可以用于对3d交叉点存储器单元的存储元件处于结晶态(状态1)和3d交叉点存储器单元的存储元件处于非晶态(状态0)进行区分。
56.根据一些示例，分布410示出了这样的情况：对于3d交叉点存储器单元的处于结晶态(状态1)和非晶态(状态0)的存储元件，在vdm0的分界读取电压处存在划界。对于这些示例，分布410可以表示自从对给定的3d交叉点存储器单元的先前的写入操作和/或读取操作以来的临界时间间隔或第一时间间隔。临界时间间隔或第一时间间隔例如可以被表征为“漂移前”，通过该临界时间间隔或第一时间间隔，结晶态的给定的分布基本上不会朝着vdm0的分界读取电压移动。在一些示例中，临界时间间隔或第一时间间隔可以是大约3秒。示例不限于临界时间间隔或第一时间间隔为大约3秒。而且，对于分布410，如果尚未超出自从先前的读取操作和/或写入操作以来的临界时间间隔或第一时间间隔，则位于状态1的分布的上端处的3d交叉点存储器单元402的存储元件(其处于结晶态)可以被正确地读取为处于结晶态。如下面所描述的，vdm0的较低分界读取电压的使用可能会限制或减少读取干扰事件，但可能会增加i
‑
hold问题的可能性，从而可能导致无法在读取操作期间将选定的3d交叉点存储器单元保持在导通开状态。同样如下面所描述的，t
‑
sense可以被减少到较短的时间间隔以减轻这些类型的i
‑
hold问题。
57.在一些示例中，分布420示出了这样的情况：对于3d交叉点存储器单元的处于结晶态(状态1)和非晶态(状态0)的存储元件，在与vdm0的分界读取电压相比更高的vdm1的分界读取电压处存在划界。对于这些示例，分布420可以表示超出了自从对给定的3d交叉点存储器单元的先前的写入操作和/或读取操作以来的临界时间间隔或第一时间间隔(例如，>3秒)的第二时间间隔处的分布。第二时间间隔例如可以被表征为“漂移后”，通过该第二时间间隔，结晶态的给定的分布的很大一部分向右漂移并超过了vdm0的分界读取电压。因此，如果已经超出了自从先前的读取操作和/或写入操作以来的临界时间间隔，则分布420的位于状态1的分布的上端处的3d交叉点存储器单元402的存储元件(其处于结晶态)更容易被正确地读取为处于结晶态。
58.在一些示例中，由于使用了与vdm0的分界读取电压相比更高的电压以进行读取操作，因此分布420的位于分布的上端处的3d交叉点存储器单元402的存储元件(其处于结晶态)可以有在vdm1的分界读取电压上方受到干扰的较高的风险。在vdm1的分界读取电压上方受到干扰可能导致读取干扰事件，并且3d交叉点存储器单元402的至少一些存储元件可能由于读取干扰事件而被错误地设置为非晶态(状态0)(例如，注意，与分布410相比，分布420的表示3d交叉点存储器单元402的存储元件的圆圈更大)。如下面所描述的，在读取操作期间用于vdm1的分界读取电压的电压电平可能导致生成选择电流(i
‑
sel)以感测存储元件的状态，该存储元件要被设置以使得i
‑
sel几乎与由(与vdm1的分界读取电压相比)稍高的偏置电压生成的增长电流(i
‑
growth)匹配，从而使经历了读取干扰事件的3d交叉点存储器单元402的存储元件回退。例如，当处于结晶态的存储元件在302处导通时，施加稍高的(增长)偏置电压以生成i
‑
growth，以使3d交叉点存储器单元402的存储元件回退，如图3中(例如，在阴影区域306)示出的。
59.根据一些示例，分布430示出了这样的情况：对于3d交叉点存储器单元的处于结晶态(状态1)和非晶态(状态0)的存储元件，在与vdm0和vdm1的分界读取电压两者相比甚至更高的vdm2的分界读取电压处存在划界。对于这些示例，分布430可以类似于分布410，因为对给定的3d交叉点存储器单元的先前的读取操作可能已经在至少最后3秒内完成。例如，在先前的读取操作期间发生的读取错误会导致在临界时间间隔内发生重试读取操作。重试读取操作可以响应于可能要求更高读取偏置的ecc方案而发生。尽管示例不限于在临界时间间隔内发生的重试读取。
60.在一些示例中，由于使用了与vdm0和vdm1的分界读取电压两者相比更高的电压以进行读取操作，因此分布430的位于分布的上端处的3d交叉点存储器单元402的存储元件(其处于结晶态)可以有在vdm2的分界读取电压上方受到干扰的风险。在vdm2的分界读取电压上方受到干扰可能导致重试读取的读取干扰事件，并且3d交叉点存储器单元402的至少一些存储元件可能由于读取干扰事件而被错误地设置为非晶态(状态0)(例如，注意，与分布410或420相比，分布430的表示3d交叉点存储器单元402的存储元件的圆圈更大)。如下面所描述的，在重试读取操作期间用于vdm2的分界读取电压的电压电平可能导致生成i
‑
sel以感测存储元件的状态，该存储元件要被设置以使得i
‑
sel与由增长偏置电压生成的增长电流(i
‑
growth)匹配，从而使经历了读取干扰事件的3d交叉点存储器单元402的存储元件回退。而且，如下面所描述的，用于t
‑
sense的更长或扩展的时间间隔可以用于解决在存储元件的状态感测期间由vdm2的相对较高的读取分界读取电压引起的可能的信噪比问题。
61.图5示出了示例电路500。在一些示例中，电路500可以与3d交叉点设备的3d交叉点存储器单元502相关联。3d交叉点存储器单元502可以具有与上面关于图1描述的3d交叉点存储器单元107类似的特性。在各种示例中，3d交叉点存储器单元502可以包括相变材料和单元选择器，例如，与字线(wl)节点和位线(bl)节点耦合的双向阈值开关(ots)，如图5中描绘的。
62.根据一些示例，一个或多个晶体管和/或电容器可以与wl节点耦合。例如，如图5中示出的，晶体管504可以与wl节点耦合。负调节供应节点(hnreg节点)可以与晶体管504耦合。在一些示例中，hnreg节点可以用作感测节点(例如，hnreg节点可以用作针对感测放大器(比较器)的输入)。
63.在一些示例中，3d交叉点存储器单元502可以耦合到电流限制电路506。对于这些示例，电流限制电路506可以提供或控制(例如，限制)在感测时间间隔期间通过3d交叉点存储器单元502的电流的第一电平。在一些示例中，电流限制电路506可以包括电流镜电路，以在感测间隔期间生成镜电流(i
‑
mirror)。电流限制电路506可以包括被配置为将字线电极的电流限制到最大电流电平的晶体管栅极。例如，该晶体管可以是具有被控制在模拟电平以使得该晶体管递送高达最大期望电流的栅极的n型晶体管。可以通过将栅极电压施加到晶体管来启用电流限制电路506。
64.根据一些示例，由电流限制电路506提供的电流可能无法在感测间隔之后针对3d交叉点存储器单元生成最优的回退电流。对于这些示例，可以使用旁路开关508来旁路电流限制电路506。旁路开关508可以被实现为具有逻辑电平控制信号的nmos晶体管。通过在回退期间旁路电流限制电路506，可以在回退或增长间隔期间通过3d交叉点存储器单元502施加单独的回退电流。闭合开关508导致hnreg节点到wlvdm的接地。因此，将电流限制电路506从信号路径中取出。当开关508闭合时，电流受到跨选择器件(例如，晶体管504)的vgs降(wlsel处的电压减去hnreg处的电压)的限制。因此，可以通过改变施加到wlsel的电压来调整较高的电流(因为这将改变vgs降)(例如，可以在制造之后在调谐过程期间由测试电路确定最优电压)。
65.在一些示例中，一旦达到较高电流(即，增长电流(i
‑
growth))处的期望脉冲宽度，则当wlsel节点的电压回落时，可以关断生成i
‑
growth的偏置电压。在一些示例中，在wlsel节点回落之前，旁路操作结束(并且然后在一段时间内电流限制电路506被包括在路径中)，以使得可以实现从高的回退电流非突然地降级。
66.图6示出了示例读取脉冲曲线600。在一些示例中，如图6中示出的，读取脉冲曲线600包括第一曲线610(较长的t
‑
sense)和第二曲线620(较短的t
‑
sense)。对于这些示例，图6中示出的两个不同的读取脉冲曲线与vdm0的第一分界读取电压相关联。例如，图6中示出的读取脉冲曲线可以由电路500生成，并且每个相应曲线的阴影部分可以指示在读取操作期间通过3d交叉点存储器单元502的读取脉冲电流曲线，该读取脉冲电流曲线具有用于感测3d交叉点存储器单元502的状态的不同的间隔(t
‑
sense)并且还具有用于积分回退的不同的间隔，该积分回退施加高偏置回退电压以生成积分回退电流(i
‑
growth)。例如，在具有积分回退的读取操作期间，晶体管504可以在读取脉冲期间控制回弹放电(例如，选择尖峰612或622)，并且通过开关508和/或电流限制电路(例如，506)的路径可以提供/控制电流以生成i
‑
growth，以使3d交叉点存储器单元502回退到结晶态。
67.根据一些示例，曲线610和620示出了如果在t
‑
sense 614的第一时间间隔长于t
‑
sense 624的第二时间间隔的情况下使用vdm0的相对低的分界读取电压则可能发生的情况的比较示例。对于这些示例，i
‑
hold 605可以表示在读取操作的至少t
‑
sense部分期间将3d交叉点存储器单元502保持在导通开状态所需的电流。在一些示例中，如图6中示出的，对于曲线610中的较长的t
‑
sense 614，由vdm0引起的低读取偏置可以防止针对所有t
‑
sense 614递送保持在i
‑
hold 605上方的期望的选择电流。尽管vdm0引起的低读取偏置可以用于限制可以流过3d交叉点存储器单元502的最大电流，但是曲线610示出了在t
‑
sense 614期间的初始电流(i
‑
sel)如何低于在选择尖峰612之后由电流限制电路提供的电流(i
‑
mirror)。如曲线610的阴影区域所示，通过3d交叉点存储器单元502的较低电流可以在t
‑
sense 614的第一时间间隔结束之前下降到低于i
‑
hold 605。由于下降到低于i
‑
hold 605，不期望的单元振荡可能导致读取错误。这些单元振荡还可以导致对包括在3d交叉点存储器单元502中的存储元件的附加的读取干扰。
68.在一些示例中，曲线620示出了如何可能通过施加较短的第二时间间隔t
‑
sense 624而在选择3d交叉点存储器单元502时具有有效较高的电流，这导致在选择尖峰622之后i
‑
sel近似等于i
‑
mirror。较短的第二时间间隔t
‑
sense 624可以利用通过3d交叉点存储器单元502的额外的寄生位移电流。而且，由于可以在对3d交叉点存储器单元502进行先前的读取操作和/或写入操作之后的预漂移时间段期间施加vdm0的分界读取电压，因此具有较长的时间间隔t
‑
sense可能没有益处。如曲线620的阴影区域所示，在t
‑
sense 624期间，流过3d交叉点存储器单元502的电流的最低点保持在i
‑
hold 605上方。因此，避免了不期望的单元振荡。
69.图7示出了示例读取脉冲曲线700。在一些示例中，如图7中示出的，读取脉冲曲线700包括第一曲线710(较低的i
‑
sel)和第二曲线720(较高的i
‑
sel)。对于这些示例，图7中示出的两个不同的读取脉冲曲线与vdm1的第二分界读取电压相关联。例如，图7中示出的读取脉冲曲线可以由电路500生成，并且每个相应曲线的阴影部分可以指示在读取操作期间通过3d交叉点存储器单元502的读取脉冲电流曲线，该读取脉冲电流曲线具有在t
‑
sense期间的i
‑
sel的不同的电流，随后是生成i
‑
growth的高偏置回退电压。
70.根据一些示例，与vdm0的分界读取电压相比，vdm1处于较高的分界读取电压。对于这些示例，较高的分界读取电压可以消除i
‑
hold问题，如可以由保持在i
‑
hold 705上方的两个曲线的i
‑
sel看到的。然而，当在漂移后或在临界时间段之后(例如，在读取操作和/或写入操作之后>3秒)施加vdm1的分界读取电压时，i
‑
sel的电流可能会被推到更高，以使其尽可能接近选择尖峰之后的i
‑
growth的电流。曲线720示出了与选择尖峰712之后的曲线710的i
‑
sel相比，选择尖峰722之后的i
‑
sel读取脉冲曲线更高。而且，不需要减少两个曲线之间的t
‑
sense。而是，将t
‑
sense 724保持尽可能长(但仍满足读取等待时间要求)以使在最大可能电流处花费的时间最大化以减轻读取干扰可能是有益的。在一些示例中，对于自从先前的读取操作和/或写入操作以来的较长时间段(较高的漂移时间)，可以预期较高的电压阈值(vt)，并且因此读取干扰的较高的发生率是可能的。保持t
‑
sense724尽可能长可以减轻读取干扰的较高的发生率。
71.图8示出了示例读取脉冲曲线800。在一些示例中，如图8中示出的，读取脉冲曲线800包括第一曲线810(较低的i
‑
sel/较短的t
‑
sense)和第二曲线720(较高的i
‑
sel/较长的
t
‑
sense)。对于这些示例，图8中示出的两个不同的读取脉冲曲线与vdm2的第三分界读取电压相关联。例如，图8中示出的读取脉冲曲线可以由电路500生成，并且每个相应曲线的阴影部分可以指示在读取操作期间通过3d交叉点存储器单元502的读取脉冲电流曲线，该读取脉冲电流曲线具有在t
‑
sense的不同的时间间隔期间的i
‑
sel的不同的电流，随后是生成i
‑
growth的高偏置回退电压。
72.根据一些示例，与vdm1和vdm0的分界读取电压相比，vdm2的分界读取电压处于更高或最高的分界读取电压。类似于vdm1的分界读取电压，vdm2的较高的分界读取电压消除了i
‑
hold问题，如可以由保持在i
‑
hold 805上方的两个曲线的i
‑
sel看到的。对于这些示例，读取重试操作可以通过由用于存储器/存储设备的控制器(例如，存储器/存储设备106的控制器118)实现的错误校正控制(ecc)逻辑来管理。由于读取重试操作由ecc逻辑管理，因此有可能扩展t
‑
sense并使i
‑
sel的电流最大化以匹配i
‑
growth的电流。因此，如图8中示出的，曲线820指示在第一时间间隔t
‑
sense 824内在选择尖峰822之后，i
‑
sel的电流匹配或等于i
‑
growth的电流。比较地，曲线810指示i
‑
sel的电流仅在第二的更短时间间隔t
‑
sense 814内匹配i
‑
mirror的电流。曲线820可以优选地减轻在读重试操作期间由于vdm2的较高的分界读取电压导致的对3d交叉点存储器单元502的读取干扰的较高可能性。
73.在一些示例中，尽管在图8中未示出，与扩展t
‑
sense时间相反，而是可以扩展i
‑
growth时间间隔以减轻读取干扰，并且可以将t
‑
sense保持为类似于曲线810中示出的时间间隔。对于这些示例，ecc逻辑可以具有扩展i
‑
growth(例如，额外的占用时间)以减轻由vdm2的较高的分界读取电压导致的读取干扰的灵活性。ecc逻辑也可以扩展t
‑
sense和i
‑
growth两者，以减轻读取干扰。
74.图9示出了装置900的示例框图。尽管图9中示出的装置在特定拓扑中具有有限数量的元件，但是可以认识到，装置900可以在替代拓扑中包括更多或更少的元件，如给定的实现方式期望的。
75.装置900可以由电路920支持，并且装置900可以是控制器，该控制器在存储器设备处维护或与通过接口903与存储器设备的存储器阵列耦合的存储器系统一起维护，该接口903也可以用于(例如，经由读取操作或写入操作)访问存储器单元。该存储器设备可以与主机计算平台耦合或被包括在其中。电路920可以被布置为执行一个或多个软件或固件实现的逻辑、组件或模块922
‑
a(例如，其至少部分地由存储器设备的控制器实现)。值得注意的是，本文使用的“a”和“b”和“c”以及类似的标识旨在是表示任何正整数的变量。因此，例如，如果实现方式将a的值设置为3，则逻辑、组件或模块922
‑
a的软件或固件的完整集合可以包括逻辑922
‑
1、922
‑
2或922
‑
3。而且，“逻辑”的至少一部分可以是存储在计算机可读介质中的软件/固件，或者可以至少部分地在硬件中实现，并且尽管该逻辑在图9中被示为单独的框，但这并不将逻辑限制为存储在不同的计算机可读介质组件(例如，单独的存储器等)中或由不同的硬件组件(例如，单独的专用集成电路(asic)或现场可编程门阵列(fpga))实现。
76.根据一些示例，电路920可以包括处理器或处理器电路。处理器或处理器电路可以是各种商业可用的处理器中的任一种，包括但不限于是各种商业可用的处理器中的任一种，包括但不限于和处理器；应用、嵌入式和安全处理器；和
和处理器；ibm和cell处理器；core(2)core i3、core i5、core i7、xeon和处理器；以及类似的处理器。根据一些示例，电路920也可以包括一个或多个asic或fpga，并且在一些示例中，至少一些逻辑922
‑
a可以被实现为这些asic或fpga的硬件元件。
77.根据一些示例，装置900可以包括选择逻辑922
‑
1。选择逻辑922
‑
1可以是这样的逻辑和/或特征：其由电路920执行以从存储器阵列的存储器单元中选择存储器单元以实现通过接口903进行的读取操作，该接口903可以被配置为访问存储器阵列的存储器单元。对于这些示例，选择逻辑922
‑
1可以响应于被包括在读取请求910中的读取请求来选择存储器单元。例如，可能已经从主机cpu(例如，cpu 102)发送了读取请求910。而且，可以通过接口903路由选择930信息，并且可以包括用于选择用于读取操作的存储器单元的地址信息。
78.在一些示例中，装置900还可以包括感测逻辑922
‑
2。感测逻辑922
‑
2可以是这样的逻辑和/或特征：其由电路920执行以在相应的第一时间间隔、第二时间间隔或第三时间间隔期间向存储器单元施加第一vdm、第二vdm或第三vdm中的一个，以感测存储器单元的电阻式存储元件的状态。对于这些示例，感测逻辑922
‑
2可以通过接口903路由vdm信息935，以在相应的第一时间间隔、第二时间间隔或第三时间间隔期间施加第一vdm、第二vdm或第三vdm，以便感测存储器单元的电阻式存储元件的状态。而且，感测逻辑922
‑
2可以接收感测信息940，该感测信息940可以指示在施加第一vdm、第二vdm或第三vdm时存储器单元的感测到的状态。
79.根据一些示例，装置900还可以包括减轻逻辑922
‑
3。减轻逻辑922
‑
3可以是这样的逻辑和/或特征：其由电路920执行以在相应的第一时间间隔、第二时间间隔或第三时间间隔之后向存储器单元施加偏置电压，以减轻在向存储器单元施加第一vdm、第二vdm或第三vdm时所导致的对电阻式存储元件的读取干扰。对于这些示例，减轻信息945可以指示需要什么偏置电压来引起电流(例如，i
‑
growth)以减轻对电阻式存储元件的读取干扰。
80.本文包括表示用于执行所公开的架构的新颖方面的示例方法的一组逻辑流程。尽管为了简化解释的目的，本文示出的一个或多个方法被示出并描述为一系列动作，但是本领域技术人员将理解并认识到，这些方法不受动作次序的限制。据此，一些动作可以以与本文所示并描述的次序不同的次序发生和/或与其他动作同时发生。例如，本领域技术人员将理解并认识到，方法可以可替代地表示为一系列相互关联的状态或事件，例如，在状态图中的状态或事件。此外，对于新颖的实现方式，可能不要求方法中示出的所有动作。
81.逻辑流程可以以软件、固件和/或硬件来实现。在软件和固件实施例中，逻辑流程可以通过存储在至少一个非暂时性计算机可读介质或机器可读介质(例如，光、磁或半导体存储装置)上的计算机可执行指令来实现。实施例不限于该上下文。
82.图10示出了逻辑流程1000的示例。逻辑流程1000可以表示由本文描述的一个或多个逻辑、特征或设备(例如，装置900)执行的操作中的一些或全部。更具体地，逻辑流程1000可以由选择逻辑922
‑
1、感测逻辑922
‑
2或减轻逻辑922
‑
3中的一个或多个实现。
83.根据一些示例，逻辑流程1000在框1002处可以选择存储器阵列中包括的存储器单元。对于这些示例，选择逻辑922
‑
1可以选择存储器单元。
84.在一些示例中，逻辑流程1000在框1004处可以在相应的第一时间间隔、第二时间
间隔或第三时间间隔期间向存储器单元施加第一vdm、第二vdm或第三vdm中的一个，以感测存储器单元的电阻式存储元件的状态。对于这些示例，感测逻辑922
‑
2可以在相应的第一时间间隔、第二时间间隔或第三时间间隔期间施加第一vdm、第二vdm或第三vdm，以感测电阻式存储元件的状态。
85.根据一些示例，逻辑流程1000在框1006处可以在相应的第一时间间隔、第二时间间隔或第三时间间隔之后向存储器单元施加偏置电压，以减轻在向存储器单元施加第一vdm、第二vdm或第三vdm时所导致的对电阻式存储元件的读取干扰。对于这些示例，减轻逻辑922
‑
3可以施加偏置电压以减轻对电阻式存储元件的读取干扰。
86.图11示出了第一存储介质的示例。如图11中示出的，第一存储介质包括存储介质1100。存储介质1100可以包括制品。在一些示例中，存储介质1100可以包括任何非暂时性计算机可读介质或机器可读介质，例如，光、磁或半导体存储装置。存储介质1100可以存储各种类型的计算机可执行指令，例如，用于实现逻辑流程1000的指令。计算机可读或机器可读存储介质的示例可以包括能够存储电子数据的任何有形介质，包括易失性存储器或非易失性存储器、可移除或不可移除存储器、可擦除或不可擦除存储器、可写入或可重写存储器等。计算机可执行指令的示例可以包括任何合适类型的代码，例如，源代码、编译代码、解释代码、可执行代码、静态代码、动态代码、面向对象的代码、视觉代码等。示例不限于该上下文。
87.图12示出了示例计算平台1200。在一些示例中，如图12中示出的，计算平台1200可以包括存储器系统1230、处理组件1240、其他平台组件1250或通信接口1260。根据一些示例，计算平台1200可以在计算设备中实现。
88.根据一些示例，存储器系统1230可以包括控制器1232和(多个)存储器设备1234。对于这些示例，驻留在或位于控制器1232处的逻辑和/或特征可以执行用于装置900的至少一些处理操作或逻辑并且可以包括存储介质，该存储介质包括存储介质1100。而且，(多个)存储器设备1234可以包括上面针对图1
‑
4中示出的系统100、阵列126或阵列部分400所描述的类似类型的非易失性存储器(未示出)。在一些示例中，控制器1232可以是与(多个)存储器设备1234相同的管芯的一部分。在其他示例中，控制器1232和(多个)存储器设备1234可以位于相同的管芯上并且与处理器(例如，其被包括在处理组件1240中)位于相同的衬底或管芯上。在另外的其他示例中，控制器1232可以在与(多个)存储器设备1234耦合的单独的管芯或集成电路中。
89.根据一些示例，处理组件1240可以包括各种硬件元件、软件元件或两者的组合。硬件元件的示例可以包括设备、逻辑设备、组件、处理器、微处理器、电路、处理器电路、电路元件(例如，晶体管、电阻器、电容器、电感器等)、集成电路、asic、可编程逻辑器件(pld)、数字信号处理器(dsp)、fpga/可编程逻辑、存储器单元、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片组等。软件元件的示例可以包括软件组件、程序、应用、计算机程序、应用程序、系统程序、软件开发程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、api、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任意组合。确定示例是否是使用硬件元件和/或软件元件实现的可以根据任何数量的因素(例如，期望的计算速率、功率水平、耐热性、处理周期预算、输入数据速率、输出数据速率、存储器资源、数据总线速度和根据给定的实现方式的需要的其他设计或者性能
约束)而变化。
90.在一些示例中，其他平台组件1250可以包括通用计算元件，例如，一个或多个处理器、多核心处理器、协处理器、存储器单元、芯片组、控制器、外围设备、接口、振荡器、定时设备、视频卡、音频卡、多媒体i/o组件(例如，数字显示器)、电力供应等。与其他平台组件1250或存储器系统1230相关联的存储器单元的示例可以包括但不限于以一个或多个更高速度的存储器单元的形式的各种类型的计算机可读和机器可读存储介质，例如，只读存储器(rom)、ram、dram、ddr dram、同步dram(sdram)、ddr sdram、sram、可编程rom(prom)、eprom、eeprom、闪速存储器、铁电存储器、sonos存储器、聚合物存储器(例如，铁电聚合物存储器)、纳米线、fetram或feram、双向存储器、相变存储器、忆阻器、stt
‑
mram、磁卡或光卡以及适合存储信息的任何其他类型的存储介质。
91.在一些示例中，通信接口1260可以包括用于支持通信接口的逻辑和/或特征。对于这些示例，通信接口1260可以包括根据各种通信协议或标准进行操作以在直接或网络通信链路上进行通信的一个或多个通信接口。通过使用一种或多种行业标准(包括子代和变体)中描述的通信协议或标准(例如，与smbus规范、pcie规范、nvme规范、sata规范、sas规范或usb规范相关联的通信协议或标准)，可以通过直接接口进行直接通信。通过使用通信协议或标准(例如，在由ieee颁布的一个或多个以太网标准中描述的那些通信协议或标准)，可以通过网络接口进行网络通信。例如，一种这样的以太网标准可以包括ieee 802.3
‑
2018，载波侦听多路访问以及冲突检测(csma/cd)访问方法和物理层规范，其于2018年8月发布(“ieee802.3
‑
2018规范”)。
92.计算平台1200可以是计算设备的一部分，该计算设备可以是例如用户装置、计算机、个人计算机(pc)、台式计算机、膝上型计算机、笔记本计算机、上网本计算机、平板电脑、智能电话、嵌入式电子产品、游戏机、服务器、服务器阵列或服务器场、web服务器、网络服务器、互联网服务器、工作站、小型计算机、大型计算机、超级计算机、网络装置、web工具、分布式计算系统、多处理器系统、基于处理器的系统或其组合。因此，如合适地期望的，本文描述的计算平台1200的功能和/或特定配置可以被包括在计算平台1200的各种实施例中或被省略。
93.可以使用分立电路、asic、逻辑门和/或单芯片架构的任何组合来实现计算平台1200的组件和特征。此外，计算平台1200的特征可以在适当的情况下使用微控制器、可编程逻辑阵列和/或微处理器或前述的任何组合来实现。注意，硬件、固件和/或软件元件在本文中可以统称为或单独称为“逻辑”、“电路”或“电子电路”。
94.尽管未示出，但是任何系统都可以包括并使用电力供应，例如但不限于电池、至少用于接收交流并供应直流的ac
‑
dc转换器、可再生能源(例如，太阳能或基于运动的电力)等等。
95.至少一个示例的一个或多个方面可以由存储在至少一个机器可读介质上的表示处理器内的各种逻辑的代表性指令实现，该指令在由机器、计算设备或者系统读取时使得该机器、计算设备或者系统制造用于执行本文描述的技术的逻辑。这样的表示可以被存储在有形的机器可读介质上并且被供应到各种客户或者制造设施以加载到实际上制造逻辑或者处理器的制造机器中。
96.各种示例可以使用硬件元件、软件元件或者两者的组合来实现。在一些示例中，硬
件元件可以包括设备、组件、处理器、微处理器、电路、电路元件(例如，晶体管、电阻器、电容器、电感器等等)、集成电路、asic、pld、dsp、fpga、存储器单元、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片集等等。在一些示例中，软件元件可以包括软件组件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、api、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。确定示例是否是使用硬件元件和/或软件元件实现的可以根据任何数量的因素(例如，期望的计算速率、功率水平、耐热性、处理周期预算、输入数据速率、输出数据速率、存储器资源、数据总线速度和根据给定的实现方式的需要的其他设计或者性能约束)而变化。
97.一些示例可以包括制品或者至少一个计算机可读介质。计算机可读介质可以包括用于存储逻辑的非暂时性存储介质。在一些示例中，非暂时性存储介质可以包括能够存储电子数据的一种或者多种类型的计算机可读存储介质，包括易失性存储器或非易失性存储器、可移除或不可移除存储器、可擦除或不可擦除存储器、可写入或可重写存储器等等。在一些示例中，逻辑可以包括各种软件元件，例如，软件组件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、api、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。
98.根据一些示例，计算机可读介质可以包括用于存储或者维持指令的非暂时性存储介质，该指令在由机器、计算设备或者系统执行时使得该机器、计算设备或者系统执行根据所描述的示例的方法和/或操作。指令可以包括任何合适类型的代码，例如，源代码、编译代码、解释代码、可执行代码、静态代码、动态代码等。指令可以根据预定义的计算机语言、方式或者句法来实现，以用于指示机器、计算设备或者系统执行某些功能。指令可以使用任何适合的高级、低级、面向对象、视觉、编译和/或解释编程语言来实现。
99.一些示例可以使用表述“在一个示例中”或者“示例”以及其衍生词来描述。这些术语意味着结合该示例描述的特定特征、结构或者特性被包括在至少一个示例中，短语“在一个示例中”在说明书中各种位置中的出现不一定全部指代相同的示例。
100.一些示例可以使用表述“耦合”和“连接”以及其衍生词来描述。这些术语不一定旨在是彼此的同义词。例如，使用术语“连接”和/或“耦合”的描述可以指示两个或者更多个元件彼此直接物理或者电接触。然而，术语“耦合”也可以意味着两个或者更多个元件彼此不直接接触，但是仍然协同操作或者与彼此交互。
101.要强调的是，提供摘要以符合c.f.r.37 1.72(b)节的规定，从而要求将允许读者快速确定技术公开的本质的摘要。应该理解，摘要将不用于解释或者限制权利要求书的范围或者意义。另外地，在前述具体实施方式中，可以看出，各种特征在单个示例中被分组到一起以便简化本公开。本公开的该方法并不被解释为反映权利要求书要求比在每项权利要求中明确引述的特征更多的特征的意图。而是，如所附权利要求书反映的，创造性主题在于少于单个公开的示例的所有特征。因此，所附权利要求书由此被并入具体实施方式中，其中每项权利要求本身作为单独的示例。在所附权利要求书中，术语“包括(including)”和“其中(in which)”分别用作相应的术语“包括(comprising)”和“其中(wherein)”的通俗英文等效物。此外，术语“第一”、“第二”、“第三”等等仅用作标签，并且不旨在对其对象施加数字
要求。
102.尽管已经以对于结构特征和/或方法动作特定的语言描述了主题，但是应该理解，在所附权利要求书中定义的主题不一定限于上面描述的特定特征或者动作。而是，上面描述的特定特征和动作被公开作为实现权利要求的示例形式。